diff --git a/03-Architecture-Hardware/2026-10-19_Drogheda_Instrucciones-Michelle_V5.6-V5.7-Pasada-4_ES.md b/03-Architecture-Hardware/2026-10-19_Drogheda_Instrucciones-Michelle_V5.6-V5.7-Pasada-4_ES.md index 371e9a1..50f6edd 100644 --- a/03-Architecture-Hardware/2026-10-19_Drogheda_Instrucciones-Michelle_V5.6-V5.7-Pasada-4_ES.md +++ b/03-Architecture-Hardware/2026-10-19_Drogheda_Instrucciones-Michelle_V5.6-V5.7-Pasada-4_ES.md @@ -4,8 +4,8 @@ tags: [project-drogheda, hardware, hbox, einarboard, v5.6, v5.7, layout, pcb, mi project: Project Drogheda author: Helgen Technologies date: 2026-10-19 -version: 1.0 -status: ACTIVO — sustituye lo pendiente de la pasada 3 (16-oct) · T30 subido (7650b96) · 19-oct tarde: prioridades de la parte A en la clasificación de la V5.6 (nuevo A-0, C129) +version: 1.1 +status: ACTIVO — sustituye lo pendiente de la pasada 3 (16-oct) · T30 subido (7650b96) · 19-oct tarde: prioridades de la parte A en la clasificación de la V5.6 (nuevo A-0, C129) · 20-oct: T31 (C129 entra y Dbk2 sale del esquemático, V5.6 y V5.7) + F8 de Leo; A-1/B-3 ya solo borran la rama de Dbk2 audience: Michelle (layout), Leo --- @@ -78,22 +78,48 @@ Michelle, después del aviso de Leo: `git pull --ff-only` y empiezas con la part ![Lo que queda a mano, de cerca](img/2026-10-19_Drogheda_V56-V57-Detalle-Pendientes_v1.0.png) +## 0b. T31 y *Actualizar PCB* (Leo, 20-oct) + +El 20-oct, Claude corrió **T31** (`kicad/tools/t31_c129_vsys_quitar_dbk2.py`) en los esquemáticos de las dos tarjetas: + +- **C129** = 10 µF 0603 X5R 10 V (LCSC **C19702**) entre `/MAIN5V` y GND, junto a U6. Es el capacitor de VSYS que faltaba (punto 1 de la [clasificación](v56-clasificacion-19oct.md)). +- **Dbk2 fuera**: U7 es síncrono y no lleva diodo (decisión D-19-2). U7.8 sigue unido a `/SW3_NODE`. +- Solo V5.6: se quitó una marca de «no conectar» que sobraba en U10.14 (SDA del SC16IS752). + +ERC igual que antes (0 errores); el netlist solo cambia en +C129 y −Dbk2. + +Después, Leo corre **F8** (*Actualizar PCB desde esquemático*, con «Borrar huellas sin símbolo») en las dos tarjetas: entra C129 y sale la huella de Dbk2. **C129 llega sin colocar, fuera del contorno.** Leo sube y te avisa con el hash: entonces `git pull --ff-only`. + +Lo que te toca de esto: colocar C129 (A-0 en V5.6, B-0 en V5.7) y borrar la rama de Dbk2, que queda como pista colgando (A-1, B-3). + +![T31: C129 entra y Dbk2 sale; dónde va C129 y qué rama se borra](img/2026-10-20_Drogheda_T31-C129-y-Dbk2_v1.0.png) + ## Parte A — V5.6 (`hbox-watchdog-v5`, ≈ 1 h) !!! danger "Prioridades de la parte A (19-oct, tarde)" - - **Primero, A-0 — C129 junto a VSYS de U6 (crítico, nuevo):** un 10 µF 0603 pegado a los pines 1/24, con su vía a GND, reacomodando `/PROG`, `/CLPROG_TP` y `/CHRG_EN`. [Paso a paso](v56-clasificacion-19oct.md#1-paso-a-paso-c129-junto-a-vsys). + - **Primero, A-0 — C129 junto a VSYS de U6 (crítico, nuevo):** ya está en el esquemático y en el PCB (sección 0b) y llega sin colocar. Pégalo a los pines 1/24, con su vía a GND, reacomodando `/PROG`, `/CLPROG_TP` y `/CHRG_EN`. [Paso a paso](v56-clasificacion-19oct.md#1-paso-a-paso-c129-junto-a-vsys) (el paso 1, esquemático, ya está hecho). - **Regresar** las 2 vías de T30 junto a (144.1, 98.05) en `/MAIN5V` y dejar `/3V3_MODEM` sin vías sencillas: se perdieron en el guardado de las 18:59. - - **A-1:** si L7 no cabe más cerca de U7, se queda; lo que sí: quitar la rama de Dbk2. + - **A-1:** Dbk2 ya no existe: borra su rama (5 tramos). Si L7 no cabe más cerca de U7, se queda. - Qué es crítico y qué se puede quedar, punto por punto: [**▶ clasificación de la V5.6**](v56-clasificacion-19oct.md). -### A-1. L7 junto a U7, y Dbk2 +### A-1. Rama de Dbk2, y L7 -Hoy **L7.1** (139.0, 107.1) está a 7.1 mm de **U7.8** (141.87, 115.89) y el nodo SW corre 13 mm a 0.7 mm. Además, de L7.1 sale una rama de **18 mm** hasta **Dbk2** (141.8, 93.4), que no se monta (U7 es síncrono): es una antena de conmutación. +**Dbk2 ya no existe** (T31 y F8 del 20-oct, sección 0b). Queda su **rama**: 5 tramos de 1.0 mm en F.Cu (18.6 mm en total) que salen de L7.1 y llegan a donde estaba Dbk2. Es una antena de conmutación y el DRC la marca como pista colgando. -1. Acerca **L7** para que L7.1 quede a **≤ 5 mm de U7.8**. U7 no se mueve. -2. Pon **Dbk2** junto a L7.1 / U7.8, con **≤ 3 mm** de cobre de SW hasta su pad 1. Borra la rama larga. -3. Nodo SW (U7.8 → L7.1, Cbst2.2, Dbk2.1) solo en F.Cu, **≥ 1.0 mm**, sin vías y sin pistas de otras redes debajo en In1. -4. Reajusta `/3V3_MODEM` (L7.2 → J7.1) a 1.0 mm, como quedó en la pasada 3. +| Tramo | De | A | +|---|---|---| +| 1 | (141.47, 104.56), dentro del pad de L7.1 | (138.29, 104.56) | +| 2 | (138.29, 104.56) | (134.75, 101.02) | +| 3 | (134.75, 101.02) | (134.75, 97.06) | +| 4 | (134.75, 97.06) | (138.0, 93.8) | +| 5 | (138.0, 93.8) | (139.8, 93.8), donde estaba el pad de Dbk2 | + +1. **Borra esos 5 tramos.** No toques el camino de U7.8 a Cbst2.2 y a L7.1 (pistas de 0.7 mm que llegan a L7.1 por abajo) ni los dos pedacitos que quedan dentro del pad de L7.1. +2. **L7:** si cabe más cerca de U7 sin mover otras piezas, acércala (L7.1 a ≤ 5 mm de U7.8). Si no, se queda donde está (punto 5 de la clasificación). +3. Si tocas el nodo SW (U7.8 → Cbst2.2 → L7.1): solo en F.Cu, sin vías y sin pistas de otras redes debajo en In1. +4. `/3V3_MODEM` (L7.2 → J7.1): 1.0 mm y sin vías sencillas (regresión del 19-oct, arriba). + +Revisión: DRC con **0 pistas colgando y 0 sin conectar**. Si aparece «sin conectar» entre U7.8 y L7.1, borraste de más: Ctrl+Z. ### A-2. Salida VSYS de U6 @@ -135,7 +161,7 @@ El DRC marca **MH7, MH9 y MH10 «dentro del courtyard de MOD1»**: son los barre ```bash git add hbox-watchdog-v5.kicad_pcb hbox-watchdog-v5.kicad_pro -git commit -m "V5.6 pasada 4: L7 y Dbk2 junto a U7, VSYS de U6 a 1 mm + 2 vias, vias en SYS5V/U7.2 y VEH5V, exclusiones MOD1" +git commit -m "V5.6 pasada 4: C129 junto a VSYS de U6, vias de MAIN5V y 3V3_MODEM, rama de Dbk2 fuera, via colgando y RS485_B, exclusiones MOD1" git push ``` @@ -145,6 +171,10 @@ Avísale a Leo con el hash. Claude revisa pad a pad y genera Gerber/BOM/CPL del ![V5.7 después de T30: lo que queda a mano](img/2026-10-19_Drogheda_V5.7-Pendientes-tras-T30_v1.0.png) +### B-0. C129 junto a VSYS de U6 (crítico) + +Igual que A-0. U6 y sus pistas están igual que en la V5.6: el mejor lugar también es **(153.07, 111.95)**, en vertical, y también choca solo con `/PROG`, `/CLPROG_TP` y `/CHRG_EN`. + ### B-1. `/SYS5V` bajo K1: fuera de In2 — BLOQUEANTE Hoy va **10.9 mm por In2 a 0.5 mm** entre las vías **(156.56, 64.44)** y **(158.6, 57.92)**, rodeando bajo K1 (por (155.41, 64.28) → (154.19, 63.06) → (154.19, 60.23) → (156.47, 57.95)). Ese tramo está en serie con todo lo que alimenta a U7 (buck del módem) y U12 (3.3 V de Ethernet): 81 mΩ, y aguanta ≈ 0.44 A cuando por ahí pasan picos de 1.5 A. @@ -163,9 +193,9 @@ Hoy el lazo C150 → U25.2 → U25.8 → D34 → C150 mide **52 mm²** (meta **< 4. **Conserva las vías de T30.** Si al mover C149/C150 una queda dentro de un pad o choca, muévela junto al pad nuevo; deben quedar 2 por capacitor. 5. No muevas U25, R121/R122 ni C152: el FB ya quedó bien (0.6 mm). -### B-3. L7 junto a U7, y Dbk2 +### B-3. Rama de Dbk2, y L7 -Igual que A-1: hoy L7.1 a 7.0 mm de U7.8; rama de 17 mm hasta Dbk2 (142.0, 93.2). +Igual que A-1. Aquí la rama son **4 tramos** de 1.0 mm en F.Cu (18.3 mm): de L7.1 (139.0, 107.2) a (135.2, 103.4), a (135.2, 96.75), a (138.75, 93.2) y a (140.0, 93.2), donde estaba Dbk2. El camino de U7.8 a Cbst2.2 y a L7.1 se queda. ### B-4. Salida VSYS de U6 @@ -198,7 +228,7 @@ Igual que A-7. Además, resalta `/24V`, `/SW_PWRIN`, `/VEH5V`, `/SYS5V` y `/FB_P ```bash git add hbox-watchdog-v57.kicad_pcb hbox-watchdog-v57.kicad_pro -git commit -m "V5.7 pasada 4: SYS5V fuera de In2, C149/C150 y L22 junto a U25/D34, L7 y Dbk2, VSYS de U6, vias, serigrafia, exclusiones MOD1" +git commit -m "V5.7 pasada 4: SYS5V fuera de In2, C149/C150 y L22 junto a U25/D34, C129 junto a VSYS de U6, rama de Dbk2 fuera, vias, serigrafia, exclusiones MOD1" git push ``` @@ -212,5 +242,5 @@ Después: re-auditoría pad a pad, Gerber/BOM/CPL y los **5 prototipos**. - No mover U6, U7, U16, U26, MOD1, J7/J8, Q7, P1–P11 ni la fila de conectores. - No cambiar la pasta del EP de U6 (6 ventanas, 50 %, intencional). - No poner piezas en la cara inferior. -- No cambiar valores ni huellas, ni correr *Actualizar PCB* (si Leo aprueba los puertos, él te avisa). +- No cambiar valores ni huellas, ni correr *Actualizar PCB*: el de T31 ya lo corrió Leo (sección 0b); si aprueba los puertos, él te avisa. - No editar la V5.7 hasta que la V5.6 esté en el servidor. diff --git a/03-Architecture-Hardware/2026-10-19_Drogheda_V5.6_Clasificacion-Criticos_ES_v1.0.md b/03-Architecture-Hardware/2026-10-19_Drogheda_V5.6_Clasificacion-Criticos_ES_v1.0.md index eeb5b9a..35cd116 100644 --- a/03-Architecture-Hardware/2026-10-19_Drogheda_V5.6_Clasificacion-Criticos_ES_v1.0.md +++ b/03-Architecture-Hardware/2026-10-19_Drogheda_V5.6_Clasificacion-Criticos_ES_v1.0.md @@ -5,7 +5,7 @@ project: Project Drogheda author: Helgen Technologies (revisión: Claude; pregunta: Leo) date: 2026-10-19 version: 1.0 -status: ACTIVO — clasificación del archivo de trabajo de V5.6 del 19-oct 18:59 (sobre T30, `7650b96`, sin subir) · fija las prioridades de la pasada 4, parte A +status: ACTIVO — clasificación del archivo de trabajo de V5.6 del 19-oct 18:59 (sobre T30, `7650b96`, sin subir) · fija las prioridades de la pasada 4, parte A · 20-oct: C129 entra y Dbk2 sale del esquemático (T31, V5.6 y V5.7) audience: Leo, Michelle (layout), Jesús (banco) --- @@ -51,10 +51,10 @@ Clases: | # | Qué | Qué pasa si se queda así | Clase | Arreglo mínimo | |---|---|---|---|---| -| 1 | **U6 sin capacitor en VSYS** (pines 1/24). El más cercano, C34, está a 11.5 mm del otro lado de vías. | El lazo del cargador y del boost cierra por 11–15 mm de cobre. Eso da picos y zumbido en VSYS, que trabaja a ≈ 5 V con un máximo absoluto de 6 V; más ruido en todo el bloque; y un boost más débil cuando arranca o transmite el módem en batería, que es el ciclo de 10 s que la V5.6 tiene que pasar. La V5.5 funciona así en respaldo continuo, pero nunca se probó ciclando. | 🔴 Crítico | C129 de 10 µF 0603 junto a los pines; reacomodar `/PROG`, `/CLPROG_TP` y `/CHRG_EN` ([paso a paso](#1-paso-a-paso-c129-junto-a-vsys)) | +| 1 | **U6 sin capacitor en VSYS** (pines 1/24). El más cercano, C34, está a 11.5 mm del otro lado de vías. | El lazo del cargador y del boost cierra por 11–15 mm de cobre. Eso da picos y zumbido en VSYS, que trabaja a ≈ 5 V con un máximo absoluto de 6 V; más ruido en todo el bloque; y un boost más débil cuando arranca o transmite el módem en batería, que es el ciclo de 10 s que la V5.6 tiene que pasar. La V5.5 funciona así en respaldo continuo, pero nunca se probó ciclando. | 🔴 Crítico | C129 de 10 µF 0603 junto a los pines; reacomodar `/PROG`, `/CLPROG_TP` y `/CHRG_EN` ([paso a paso](#1-paso-a-paso-c129-junto-a-vsys)). Esquemático: hecho (T31, 20-oct). | | 2 | `/MAIN5V`: vía sencilla en (144.1, 98.05), camino a P11. **Regresión de hoy:** se borraron las 2 vías de T30 en (145.15, 97.6) y (146.15, 97.6). | Toda la carga de SYS5V (buck del módem, Ethernet, ArduSimple, MCU) pasa por una vía de 0.3 mm. Eléctricamente aguanta (≈ 1.5 mΩ, unos mW), pero no hay respaldo: si esa vía sale mal de fábrica, la unidad se queda sin 5 V. | 🟠 Corregir | Regresar las 2 vías (o 1 más), unidas en F.Cu y B.Cu | | 3 | `/3V3_MODEM` (L7.2 → J7) ahora baja 8.9 mm a B.Cu con 2 vías sencillas, en (139.03, 97.61) y (136.76, 105.57). **Regresión de hoy.** | +5 mΩ: ≈ 11 mV más de caída en los picos de 2 A del módem, y 2 puntos sin respaldo en su alimentación. | 🟠 Corregir | Una 2.ª vía en cada cambio de capa, o regresar la pista a F.Cu como la dejó T30 | -| 4 | Rama de **18.7 mm** del nodo SW de U7 hasta Dbk2, que no se monta. | Es una antena sin terminar: la mitad del cobre del nodo SW (36 mm² en total). No rompe nada, pero mete ruido junto al ArduSimple y al módem. | 🟠 Corregir | Quitar Dbk2 del esquemático y borrar la rama: U7 es síncrono y no lo necesita. **No se mueve nada.** Si se quiere conservar la opción de montarlo, ponerlo junto a L7.1 (D-19-2). | +| 4 | Rama de **18.7 mm** del nodo SW de U7 hasta Dbk2, que no se monta. | Es una antena sin terminar: la mitad del cobre del nodo SW (36 mm² en total). No rompe nada, pero mete ruido junto al ArduSimple y al módem. | 🟠 Corregir | Dbk2 ya salió del esquemático (T31, 20-oct; D-19-2 resuelta: U7 es síncrono y no lo necesita). Falta borrar la rama: 5 tramos ([pasada 4, A-1](v56-v57-layout-pasada-4.md#a-1-rama-de-dbk2-y-l7)). **No se mueve nada.** | | 5 | L7.1 a **8.8 mm** de U7.8 (con T30 estaba a 7.1); el nodo SW mide 13 mm a 0.7 mm. | Ruido moderado: U7 conmuta 5 V, no 24 V. El movimiento de hoy no acortó el nodo. | 🟡 Se puede quedar | No alejarla más. Si el cambio de hoy fue solo de prueba, L7 puede regresar a donde la dejó T30. | | 6 | `/VEH5V`: 2 vías sencillas con toda la entrada, en (162.6, 113.02) y (151.0, 115.54). La vía nueva de (163.65, 113.46) quedó colgando. | Hasta 2.5 A por una vía de 0.3 mm: ≈ 9 mW, no se calienta. El riesgo es que no hay respaldo en la entrada. | 🟠 Conviene, fácil | Unir la vía nueva con la pista de 1.0 mm en F.Cu y en B.Cu, y queda resuelto (162.6, 113.02). La de RS1 (151.0, 115.54) se queda: zona de T27. | | 7 | U7.2 (VIN del buck del módem): su vía sencilla (141.16, 108.69) queda dentro del lazo de entrada, porque C121/C119 están a 3–5 mm del otro lado. El nodo FB mide 22 mm. Hoy además se alejaron 2.7 mm la compensación y el RT. | Más zumbido en el nodo SW y en el riel del módem. No daña a U7 (soporta 40 V). | 🟡 Se puede quedar | No alejar más Rcomp2/Ccomp2/C123/Rfreq2. Si cabe: 2.ª vía junto a U7.2, o un 100 nF 0402 entre U7.2 y GND. | @@ -77,7 +77,7 @@ Clases: El lugar está marcado en rojo punteado en el panel derecho de la figura de arriba. -1. **Esquemático** (hoja del cargador, junto a U6): agregar **C129 = 10 µF 0603 X5R 10 V**, LCSC **C19702** (básico de JLC), entre `/MAIN5V` y GND. Lo hace Leo, o Claude por script si Leo lo pide. Después, *Actualizar PCB*. +1. **Esquemático** (hoja del cargador, junto a U6): agregar **C129 = 10 µF 0603 X5R 10 V**, LCSC **C19702** (básico de JLC), entre `/MAIN5V` y GND. ✅ **Hecho el 20-oct con T31** (`kicad/tools/t31_c129_vsys_quitar_dbk2.py`) en V5.6 y V5.7; Leo corre *Actualizar PCB* (F8) y C129 llega sin colocar. 2. **Colocación:** C129 en vertical en **≈ (153.07, 111.95)**, a la izquierda de la esquina de los pines 1/24 de U6. - Pad de `/MAIN5V` arriba, en ≈ (153.07, 111.18): queda a 0.5 mm de U6.1 y pegado a la vía (153.19, 110.88). Únelo a la pista de 0.75 mm de U6.1/U6.24. - Pad de GND abajo, en ≈ (153.07, 112.73): 1–2 vías a GND a ≤ 0.5 mm del pad, para bajar directo al plano. @@ -90,6 +90,8 @@ El lugar está marcado en rojo punteado en el panel derecho de la figura de arri - B (rellenar zonas) y DRC con «Rellenar zonas» y «Comprobar paridad»: 0 sin conectar, solo los errores de MOD1. - Commit y push, y avisar a Claude con el hash. +**V5.7:** mismo problema y mismo arreglo. U6 y sus pistas están igual, y el mejor lugar también es (153.07, 111.95), con las mismas 3 pistas por reacomodar ([pasada 4, B-0](v56-v57-layout-pasada-4.md#b-0-c129-junto-a-vsys-de-u6-critico)). + **Si de plano no cabe:** se puede poner C129 en la cara inferior, justo debajo de la esquina 1/24. Eso obliga a pedir ensamble por las dos caras (más caro: hoy no hay piezas montadas abajo). La última opción es pedir el piloto sin C129 y hacer obligatoria la medición de VSYS del banco (abajo). Si esa medición falla, se corrige antes de las 108. ## Qué medir en el piloto diff --git a/03-Architecture-Hardware/img/2026-10-20_Drogheda_T31-C129-y-Dbk2_v1.0.png b/03-Architecture-Hardware/img/2026-10-20_Drogheda_T31-C129-y-Dbk2_v1.0.png new file mode 100644 index 0000000..80b11d2 Binary files /dev/null and b/03-Architecture-Hardware/img/2026-10-20_Drogheda_T31-C129-y-Dbk2_v1.0.png differ diff --git a/03-Architecture-Hardware/kicad b/03-Architecture-Hardware/kicad index e4aa6e9..3daff19 160000 --- a/03-Architecture-Hardware/kicad +++ b/03-Architecture-Hardware/kicad @@ -1 +1 @@ -Subproject commit e4aa6e9fbd28ae7f8d269b6648ee720b1e7ef096 +Subproject commit 3daff191fdaad327d3845b4f8a7a00acb0633245 diff --git a/CLAUDE.md b/CLAUDE.md index 294b6b3..4c8e3e5 100644 --- a/CLAUDE.md +++ b/CLAUDE.md @@ -190,6 +190,16 @@ basic)** vertical at ≈ (153.07, 111.95) with a GND via, rerouting `/PROG`, `/C L8 35 mm from U12, Dbk1 18 mm from U2) stay for the pilot and are measured on the bench. Canonical: `03-Architecture-Hardware/2026-10-19_Drogheda_V5.6_Clasificacion-Criticos_ES_v1.0.md` (site: `hardware/v56-clasificacion-19oct/`). +**T31 — C129 in, Dbk2 out (2026-10-20).** `kicad/tools/t31_c129_vsys_quitar_dbk2.py` (dry-run by default, `.T31bak`, +deterministic UUIDs, aborts on drift, idempotent) applied to both V5.6 and V5.7 schematics: **C129 10 µF 0603 X5R 10 V +(CL10A106KP8NNNC, C19702) on `/MAIN5V`–GND next to U6** (the missing VSYS cap); **Dbk2 removed** (U7 AP64350 is +synchronous → D-19-2 resolved; the deleted diagonal wire was U7.8's only link to SW3_NODE, so U7.8 now carries its own +SW3_NODE label); V5.6 also loses a stray no-connect flag on U10.14 (SC16IS752 SDA, wired to I2C_SDA — KiCad's ERC +reports it only depending on read order). Verified on copies: ERC identical (0 errors), netlist only +C129/−Dbk2, +schematic parity = exactly "C129 missing" + "Dbk2 extra". Next: **Leo runs F8** on both boards (C129 arrives unplaced); +Michelle places it at ≈ (153.07, 111.95) — same spot and same 3 signals to reroute on V5.7 — and deletes the Dbk2 +branch (V5.6: 5 F.Cu tracks, 18.6 mm; V5.7: 4 tracks, 18.3 mm). Pasada-4 instructions → v1.1 (§0b, A-1, B-0, B-3); +figure `img/2026-10-20_Drogheda_T31-C129-y-Dbk2_v1.0.png`. --- @@ -266,7 +276,7 @@ these before presenting; if it breaks one, say so and propose the compliant fix. | `00-Project-Management` | plan, ethos, hackathon, **financials**, **handover**, client comms, Drive tooling | [[00-Project-Management/PLAN\|PLAN]] · [[00-Project-Management/Engineering-Handover\|Engineering-Handover]] · `ethos.md` · `hackathon-plan.md` · `Financials.md` · `Drive-Upload/` · `client-comms/` | | `01-Requirements` | what we build | `SRS.md` · `HBOX-product-spec.md` | | `02-Architecture-Software` | backend/software analysis, ADRs | `backend-review.md` | -| `03-Architecture-Hardware` | HBOX/cabinet, wiring, BOM, **watchdog PCB v3** | `hardware-respec-and-pcb-brief.md` · `cabinet-electrical-bom.md` · `watchdog-schematic.md` · `watchdog-health-telemetry.md` · `firmware-review.md` · `BOM-master.md` (+§5 Block B/E/H/I parts) · **`watchdog-pcb-v3-design.md`** (schematic spec) · `watchdog-pcb-v3-bom.xlsx` · `watchdog-pcb-v3-kicad-guide.md` (KiCad→JLCPCB) · `watchdog-pcb-v3-blockdiagram.svg` · `watchdog-protoboard-bringup.md` + `watchdog-proto-bench-bringup-v3.md` · `watchdog-connections.xlsx` (PCB pin/net list; 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HiRes-300dpi.png para TV; **v1.2 07-20**: letras G/D/S·B/C/E en todos los transistores + bloque 5b Q10+DzG 15V) · **Guía v3.1** (5b Q10+Zener · 9c pines obligatorios XBee + USB · disipadores · plano 10×10) · **lista de compras reconstruida DESDE CERO** (1 tarjeta ≈MX$2,087) · `watchdog-protoboard-BOM-3boards.xlsx` + `watchdog-LISTA-DE-COMPRAS-ES.xlsx` (proto BOMs; 07-10: +BOB-08276/PRT-08272, buck «MODEM 3.3V», breakout USB-C+cable, botón/LED módem, straps VREF/ON-OFF, surtido +220R/22k) · **`2026-07-06_Drogheda_EinarBoard-1.0-PreFab-Audit_v1.0.md`** (CLOSED — Rev 1.1 fixes) · `Assembly-BOM-Split.md` + `LCSC-search-list.md` (verified LCSC) + `JLCPCB-Order-Guide.md` (ordering runbook) · `harness-connector-pinout.md` + `Socket-Pinout-Silkscreen.md` · **`EinarBoard-Manual/`** (Rev 1.1 order-prep pack: `einarboard-manual.tex` → branded PDF · `helgen_einarboard_1.0_production_bom.xlsx` · `tools/generate_production_bom.py` + `tools/sync_bom.py` Excel→LaTeX BOM sync) — plus repo-root `scripts/prep_order_release.sh` (safe cleanup + release commit) · **`2026-10-16_Drogheda_Auditoria-Produccion_V5.6-V5.7-v6_ES_v1.0.md`** (production audit + comparison table) + `2026-10-16_Drogheda_Instrucciones-Michelle_V5.6-V5.7-Pasada-3_ES.md` · `kicad/tools/t25_mounting_holes_v55.py` (restores the 7 V5.5 holes) · `kicad/tools/t27_paso1_2_mh11_rs1_kelvin.py` (MH11 out + RS1 Kelvin, V5.6/V5.7) · `kicad/tools/t28_v6_mecanicos.py` (v6: U25 part code, stackup, U6 paste) · `kicad/tools/t30_v56_v57_mecanicos.py` (V5.6/V5.7 mechanical fixes, 19-oct) · `2026-10-16_Drogheda_Auditoria-Produccion_v6_ES_v1.0.md` + `2026-10-16_Drogheda_Plan-Fines-de-Semana_v6-Produccion_ES.md` (v6 audit + weekend plan, rev 1.1) · **`2026-10-19_Drogheda_Re-Auditoria_V5.6-V5.7-v6_ES_v1.0.md`** (re-audit of all three) + `2026-10-19_Drogheda_Instrucciones-Michelle_V5.6-V5.7-Pasada-4_ES.md` · **`2026-10-19_Drogheda_V5.6_Clasificacion-Criticos_ES_v1.0.md`** (V5.6 critical vs. can-stay; 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