diff --git a/backend/lotes/2026-10-26_costeo-jlc.json b/backend/lotes/2026-10-26_costeo-jlc.json
new file mode 100644
index 0000000..ce5edad
--- /dev/null
+++ b/backend/lotes/2026-10-26_costeo-jlc.json
@@ -0,0 +1,28 @@
+{
+  "lote": "2026-10-26_costeo-jlc",
+  "autor": "claude",
+  "motivo": "Costeo JLCPCB + importación de 135 V5.6, 365 V5.7 y 60 v6 (pedido de Leo, 26-oct)",
+  "fuente": "/hardware/costeo-jlc-26oct/",
+  "cambios": [
+    { "id": "t-paquetes-aldair",
+      "nota": "26-oct: costeo JLC + importación listo para 135 / 365 / 60: aterrizado sin IVA MX$1,104 / 998 / 3,163 por tarjeta. Este pendiente todavía dice 113 / 327 / 130: confirmar la mezcla." },
+    { "id": "t-compras-prioridad",
+      "nota": "26-oct: a JLCPCB ≈ US$36,060 por los tres pedidos con envío UPS; aterrizado sin IVA ≈ MX$703k; desembolso con IVA ≈ MX$815k (el IVA se acredita). Detalle en el costeo." },
+    { "id": "t-preorden-108-322-bom",
+      "nota": "26-oct: 12 piezas no alcanzan en JLC para los tres pedidos juntos: STM32F411RET6 (2 para 570), AP64350 (1), SC7A20 (2), AO4406A, MWSA0804S-4R7 y SRP1265A (0). Ver hoja Faltantes del costeo." },
+    { "crear": { "id": "t-faltantes-jlc-26oct",
+                 "titulo": "Resolver las 12 piezas sin existencia en JLC para V5.6 / V5.7 / v6 (STM32F411RET6, AP64350, SC7A20, AO4406A, inductores)",
+                 "pista": "compras", "estado": "por-hacer", "responsable": "leo, claude",
+                 "fecha_limite": "2026-10-30", "sitios": ["qro"],
+                 "descripcion": "Demanda de los tres pedidos contra la existencia de JLC del 26-oct. Por pieza: pre-orden por Global Sourcing, compra a distribuidor y consigna, o alterna validada contra el layout. Sin esto JLC no arranca los pedidos. Las ocho primeras cambian de existencia a diario.",
+                 "enlaces": [{ "titulo": "Costeo §6 y hoja Faltantes", "url": "/hardware/costeo-jlc-26oct/" }] },
+      "si_no_hay": ["sin existencia en JLC", "faltantes JLC"] },
+    { "crear": { "id": "t-cotizacion-pedimentos-jlc",
+                 "titulo": "Cotizar con Grupo Lorenzo tres pedimentos A1 de JLC (US$7.5k / 18.9k / 9.7k) y confirmar expediente y padrón",
+                 "pista": "compras", "estado": "por-hacer", "responsable": "efrain",
+                 "fecha_limite": "2026-10-30", "sitios": ["qro"],
+                 "descripcion": "El costeo supone MX$6,500 por pedimento (honorarios + gastos) y US$50 del courier: son las cifras menos firmes. Pedir cotización real, confirmar que el expediente del importador está completo y el padrón activo, y avisar a UPS que el despacho va con nuestro agente (no con su T1 de 33.5%).",
+                 "enlaces": [{ "titulo": "Costeo §5 Importación", "url": "/hardware/costeo-jlc-26oct/" }] },
+      "si_no_hay": ["pedimentos A1", "agente aduanal"] }
+  ]
+}
diff --git a/backend/lotes/2026-10-26_v6-revision-fin-de-semana.json b/backend/lotes/2026-10-26_v6-revision-fin-de-semana.json
new file mode 100644
index 0000000..0a8a04e
--- /dev/null
+++ b/backend/lotes/2026-10-26_v6-revision-fin-de-semana.json
@@ -0,0 +1,66 @@
+{
+  "lote": "2026-10-26_v6-revision-fin-de-semana",
+  "autor": "claude",
+  "motivo": "Revisión del trabajo del fin de semana en la v6 (Michelle, 9a6f250): avance en el bloque B, una regresión en la toma VIN de R80 y los bloques C, D y E sin empezar",
+  "fuente": "/hardware/v6-revision-26oct/",
+  "cambios": [
+    {
+      "id": "t-v6-cierre-pedido",
+      "nota": "26-oct (9a6f250): DRC 0 errores, Q7 junto a R80 y U17, /VIN_SW fuera de In2, CLN Kelvin, EP de U17 con 9 vías. Regresión: /VEH5V llega a R80 por In2 y la toma VIN dejó de ser Kelvin. Falta medio bloque B y C, D y E. Lista en la revisión del 26-oct."
+    },
+    {
+      "crear": {
+        "id": "t-v6-kelvin-vin-r80",
+        "titulo": "v6: /VEH5V de L5 a R80 directo en F.Cu (≥ 2 mm) y toma VIN (U17.6) Kelvin desde R80.1",
+        "pista": "ingenieria",
+        "estado": "por-hacer",
+        "responsable": "michelle, claude",
+        "version_tarjeta": "v6",
+        "fecha_limite": "2026-10-28",
+        "descripcion": "Regresión del 26-oct: la potencia de L5 llega a R80.1 por 8 mm de In2 y la vía de (180.1, 103.2), y la toma VIN de U17.6 se une ahí, a 1.4 mm del pad: el límite de corriente de entrada queda ≈ 10 % corrido. Arreglo: L5.2 → R80.1 directo por F.Cu de ≥ 2 mm y la toma VIN como pista propia desde el lado de adentro de R80.1 (por C86/C87). Repetir la prueba de Kelvin.",
+        "enlaces": [
+          {
+            "titulo": "Revisión del 26-oct, §3",
+            "url": "/hardware/v6-revision-26oct/#3-la-regresion-la-toma-vin-de-r80"
+          }
+        ],
+        "etiquetas": [
+          "v6",
+          "layout"
+        ]
+      },
+      "si_no_hay": [
+        "Kelvin",
+        "toma VIN"
+      ]
+    },
+    {
+      "crear": {
+        "id": "d-26-1-v6-g1",
+        "titulo": "D-26-1: v6 rumbo a G1 (pedido del piloto el 2-nov) — (a) T45 por script + Michelle termina el bloque B · (b) mover G1 una semana — decide Leo",
+        "pista": "ingenieria",
+        "estado": "por-hacer",
+        "responsable": "leo",
+        "version_tarjeta": "v6",
+        "fecha_limite": "2026-10-27",
+        "descripcion": "Después del fin de semana va la mitad del bloque B y faltan C, D y E. (a) Claude hace por script (T45) el regreso de /VEH5V con la toma Kelvin, la RF LTE en F.Cu con su cerca de vías, las vías de los EP de U4 y U7 y la limpieza; se prueba en copia y se aplica cuando Michelle no tenga abierta la v6. (b) G1 pasa al lunes 9-nov.",
+        "enlaces": [
+          {
+            "titulo": "Revisión del 26-oct, §4",
+            "url": "/hardware/v6-revision-26oct/#4-que-sigue"
+          }
+        ],
+        "etiquetas": [
+          "decisión"
+        ]
+      },
+      "si_no_hay": [
+        "D-26-1"
+      ]
+    },
+    {
+      "id": "d-22-4-v6-tvs-sim",
+      "nota": "26-oct: Michelle movió D18–D20, pero siguen del lado del módem (/SIM_*). La decisión sigue abierta y afecta el bloque C de esta semana."
+    }
+  ]
+}
diff --git a/docs/bitacora.md b/docs/bitacora.md
index 53a7d46..7f94b2b 100644
--- a/docs/bitacora.md
+++ b/docs/bitacora.md
@@ -22,6 +22,10 @@ Arriba, lo que pasó en el tablero de pendientes y en las actas en los últimos
 
 ### Octubre de 2026
 
+**26 oct**
+:   [Revisión de la v6 después del fin de semana](hardware/v6-revision-26oct.md) (Michelle, `9a6f250`): DRC con **0 errores** y 0 sin conectar; en el bloque B Q7 ya quedó junto a R80 y U17, `/VIN_SW` salió de In2, la toma CLN quedó Kelvin y el EP de U17 tiene 9 vías, con 146 vías de GND nuevas. **Regresión:** `/VEH5V` ahora llega a R80 por In2 y la toma VIN (U17.6) dejó de ser Kelvin (límite de entrada ≈ 10 % corrido). Falta la mitad del bloque B y los bloques C, D y E; G1 en riesgo → D-26-1 (Leo).
+:   [Costeo JLCPCB e importación](hardware/costeo-jlc-26oct.md) de 135 V5.6, 365 V5.7 y 60 v6, tres pedidos el mismo día: a JLC ≈ **US$36,060** con envío UPS; aterrizado sin IVA **MX$1,104 / 998 / 3,163 por tarjeta**; IVA de importación ≈ MX$112k (acreditable). Pedimento A1 con IGI 0%. **12 piezas sin existencia suficiente en JLC** para los tres pedidos juntos (STM32F411RET6, AP64350, SC7A20, AO4406A, inductores): resolverlas antes de pagar. [Modelo en Excel](hardware/2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx); lote `2026-10-26_costeo-jlc`.
+
 **23 oct**
 :   [Inventario por sitio](tableros/inventario.md): una pestaña por sitio (ICAVE, TIMSA, EIT, LCT y Querétaro) con lo que hay ahí, lo que va **en camino** y, con el kit por instalación, **qué falta para instalar** *N* unidades. Los envíos salen de un sitio (o de «Proveedor o fuera del inventario») y el que recibe le da **Recibir**; lo que no llegó baja del total con su nombre. [Política de inventario](inventario/index.md) al día: primero el conteo físico de cada sitio. Lote `2026-10-23_inventario-sitios`.
 :   Documentos de diseño de la [V5.6](hardware/diseno-v56.md), la [V5.7](hardware/diseno-v57.md) y la [v6](hardware/diseno-v6.md), cada uno con su PDF y el esquemático completo: bloques, árbol de alimentación, especificaciones, mapa de pines del MCU, conectores, esquemático, capas, vistas 3D, BOM, puntos de prueba, reglas y DRC, riesgos e historial. Las tablas salen del netlist y del PCB, en los designadores de T43. La v6 lo dice arriba: todavía no se puede pedir.
diff --git a/docs/hardware/2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx b/docs/hardware/2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx
new file mode 100644
index 0000000..38fb79a
Binary files /dev/null and b/docs/hardware/2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx differ
diff --git a/docs/hardware/costeo-jlc-26oct.md b/docs/hardware/costeo-jlc-26oct.md
new file mode 100644
index 0000000..b52ba45
--- /dev/null
+++ b/docs/hardware/costeo-jlc-26oct.md
@@ -0,0 +1,113 @@
+---
+title: "Costeo JLCPCB e importación: V5.6, V5.7 y v6"
+date: 2026-10-26
+description: Cuánto cuesta fabricar en JLCPCB 135 V5.6, 365 V5.7 y 60 v6, mandarlas a Querétaro e importarlas, por pedido y por tarjeta.
+---
+
+# Costeo JLCPCB e importación: V5.6 ×135, V5.7 ×365, v6 ×60
+
+*26-oct-2026 · Claude (pedido de Leo) · precios de JLCPCB leídos hoy · tipo de cambio 18.70 MXN/USD*
+
+!!! summary "En corto"
+    - **A JLCPCB se le pagan ≈ US$36,060** por los tres pedidos, ya con envío UPS: V5.6 US$7,493 · V5.7 US$18,909 · v6 US$9,656.
+    - **Costo aterrizado sin IVA ≈ MX$703,000** (US$37,600). Por tarjeta: **V5.6 MX$1,104** (US$59.0) · **V5.7 MX$998** (US$53.4) · **v6 MX$3,163** (US$169.2).
+    - El **IVA de importación (≈ MX$112,000)** se paga en el pedimento y se acredita: es flujo de efectivo, no costo. Con él, salen de la cuenta ≈ **MX$815,000**.
+    - **12 piezas no alcanzan en JLC para los tres pedidos juntos**, entre ellas el **STM32F411RET6 (2 en existencia para 570)** y el **AP64350 (1)**. Hay que resolverlas antes de pagar; están costeadas con 15% de sobreprecio.
+    - Los tres envíos valen más de US$2,500: van con **pedimento A1 a nombre de Helgen**, no con la tasa global de mensajería (33.5% sin IVA acreditable, como pasó con el envío UPS de septiembre).
+
+**Modelo con fórmulas:** [2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx](2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx) — hojas Resumen, Supuestos (lo que se puede mover), Ensamble, Envío, una BOM por tarjeta y Faltantes.
+
+## 1. Qué incluye
+
+Lo que se le paga a JLCPCB por tarjeta ensamblada (componentes, PCB, ensamble), el envío a Querétaro y la importación (impuestos, prevalidación, agente aduanal, manejo del courier). Cada tarjeta es un pedido aparte, colocados el mismo día.
+
+**No incluye:** los módulos ArduSimple de las V5.x (simpleRTK2B Pro y 4G NTRIP Master: MOD1 y J8/J9 son zócalos), la Mean Well SD-15B de las V5.6, antenas, gabinete HBOX, arnés, batería, programación y prueba en banco, ni la comisión bancaria por pagar en dólares.
+
+## 2. Por pedido
+
+| | V5.6 | V5.7 | v6 | Total |
+|---|---:|---:|---:|---:|
+| Tarjetas ensambladas | 135 | 365 | 60 | 560 |
+| Componentes (USD) | 6,227 | 16,096 | 8,800 | 31,123 |
+| PCB desnuda (USD) — 150 / 400 / 75 PCB | 401 | 957 | 234 | 1,592 |
+| Ensamble JLC (USD) | 705 | 1,447 | 531 | 2,682 |
+| Envío UPS Worldwide Express Saver (USD) | 161 | 409 | 90 | 661 |
+| **Total a pagar a JLCPCB (USD)** | **7,493** | **18,909** | **9,656** | **36,058** |
+| Importación sin IVA (MXN) | 8,906 | 10,614 | 9,230 | 28,749 |
+| **Costo aterrizado sin IVA (MXN)** | **149,023** | **364,209** | **189,800** | **703,032** |
+| IVA acreditable (MXN) | 23,694 | 58,124 | 30,218 | 112,036 |
+| Desembolso con IVA (MXN) | 172,717 | 422,333 | 220,019 | 815,069 |
+
+## 3. Por tarjeta
+
+| USD por tarjeta | V5.6 | V5.7 | v6 |
+|---|---:|---:|---:|
+| Componentes | 46.12 | 44.10 | 146.67 |
+| PCB desnuda | 2.97 | 2.62 | 3.90 |
+| Ensamble | 5.22 | 3.96 | 8.85 |
+| Envío | 1.19 | 1.12 | 1.51 |
+| Importación sin IVA | 3.53 | 1.56 | 8.23 |
+| **Aterrizado sin IVA** | **59.03** | **53.36** | **169.16** |
+| **En pesos** | **MX$1,104** | **MX$998** | **MX$3,163** |
+
+- **La V5.7 sale más barata que la V5.6** aunque trae la fuente de 24 V a bordo: la V5.6 lleva dos MP1584 (US$2.44 c/u) y la V5.7 uno más el TPS54360B (US$0.46), y la V5.7 baja de escalón en casi todo por volumen. Con la Mean Well que la V5.6 necesita afuera (≈ MX$190–300), la diferencia real es mayor.
+- **En la v6, el ZED-F9P-04B es la mitad de la tarjeta:** US$76.30 de US$146.67 en componentes. Luego el STM32 (US$9.75 con sobreprecio), el A7670SA (US$7.95) y el LTC4040 (US$7.43).
+- Lo más caro de las V5.x: STM32F411RET6 (US$8.33 con sobreprecio), LTC4040 (US$7.27), SC16IS752 (US$5.03), MP1584 (US$2.44), W5500 (US$1.98).
+
+## 4. Cómo se calculó el pago a JLCPCB
+
+**Componentes.** BOM de cada tarjeta tal como la coloca JLC (sin DNP ni MOD1): V5.6 = paquete `HBOX_v5_Rev6_PROD` (226 piezas, 96 líneas), V5.7 = `HBOX_v5_Rev7_PROD` (229, 105), v6 = `hbox-watchdog-v6.kicad_pcb` de hoy (299, 126; todavía sin paquete de fabricación). Las BOM de V5.6/V5.7 sacadas del PCB coinciden pieza por pieza con los paquetes. Precio = escalón de JLC para la cantidad a pedir, leído hoy de las 151 fichas de jlcpcb.com. Merma: pasivos 2% + 5 por línea, lo demás 1% + 1 (en el pedido V5.5 de 15 tarjetas JLC agregó +10 en los 0603). Varias piezas subieron desde el 1-ago (LTC4040 US$6.35 → 7.27, SC16IS752 2.69 → 5.03): hay que re-cotizar el día del pago.
+
+**PCB desnuda** (cotizador de JLC, hoy): 4 capas, 140 × 100 mm, 1.6 mm, FR4 TG135, stackup JLC04161H-7628, **ENIG**, **vías Epoxy Filled & Capped** (condición 1 de la [auditoría final](auditoria-final-22oct.md)), prueba flying probe, «Confirm production file», 5-6 días. JLC solo acepta cantidades fijas de PCB: **150 / 400 / 75** para ensamblar 135 / 365 / 60; las sobrantes llegan sin ensamblar. Las vías tapadas y el ENIG son un tercio del costo de la PCB (US$155 + 146 de US$957 en las 400).
+
+**Ensamble** ([tarifas de JLC](https://jlcpcb.com/help/article/pcb-assembly-price), actualizadas el 22-oct; Standard PCBA, una cara): setup US$25.56, esténcil 8.21, SMT US$0.0016 → 0.0012 por unión, THT a mano US$0.0164 → 0.012 por unión, alimentador US$1.53 por línea de BOM, rayos X por pieza (SC7A20 en V5.x; ZED-F9P, A7670SA y SC7A20 en la v6; más el LTC4040 en las tres por la condición 1), fixture y empaque. Lo que pesa es la soldadura THT (16,200 / 43,070 / 5,880 uniones → US$257 / 621 / 96) y los alimentadores.
+
+**Envío.** Tarifas que da JLC para México con el peso del envío (sin DDP para México): UPS Worldwide Express Saver ≈ US$10/kg, la más barata y la que ya usamos en agosto y septiembre; DHL costaría ≈ US$450 más en total. Peso supuesto: 0.10 kg por tarjeta ensamblada y empacada × 1.10 de cajas → 14.9 / 40.2 / 6.6 kg.
+
+## 5. Importación
+
+- **Pedimento A1 a nombre de Helgen** con el agente que ya tenemos (AA Claudia Juana Abuin Salgado, patente 3927, Grupo Lorenzo). Cada envío vale más de US$2,500, así que el despacho simplificado de mensajería no aplica; y aunque aplicara, su tasa global de 33.5% para origen China sustituye IGI e IVA y no se acredita. Hay que avisarle a UPS que el despacho va con nuestro agente antes de que llegue, para que no lo libere con su T1 como el envío de septiembre.
+- **IGI 0%.** Las fracciones probables (8537.10.99 o 8543.90.01 para una tarjeta de control; 8517.79.04 «circuitos modulares» para la tarjeta del rastreador) están exentas para origen China en la TIGIE 2026: no las tocaron los decretos del 29-dic-2025 ni del 23-abr-2026. **Sensibilidad v6:** si aduana la clasifica como equipo GNSS completo (8526.91.99) paga 5% → +MX$9,029 (+MX$150 por tarjeta). No usar 8517.62.17 para la v6: desde ≈ 10-nov-2026 pide NOM-221 en la aduana.
+- **DTA** 0.8% del valor en aduana (mín. ≈ MX$462), **prevalidación** MX$350, **IVA** 16% de (valor en aduana + IGI + DTA). Valor en aduana = lo pagado a JLC incluido el flete.
+- **Agente aduanal: MX$6,500 por pedimento** (supuesto; rango de mercado MX$2,500–8,000) y **US$50 del courier** por entregar a nuestro agente. Son las dos cifras menos firmes del costeo: pedir la cotización a Grupo Lorenzo con los tres valores.
+- Antes de que lleguen: expediente del importador completo con el agente (lo pidieron en febrero y otra vez en agosto) y padrón de importadores activo.
+- Ninguna NOM ni permiso aplica a tarjetas sin terminar en estas fracciones. La homologación IFT/CRT es del HBOX terminado con el A7670SA, no de la importación.
+
+## 6. Piezas que no alcanzan en JLC (26-oct)
+
+Demanda de los tres pedidos juntos contra la existencia de JLC hoy. Están costeadas con 15% de sobreprecio (Global Sourcing o pre-orden).
+
+| Pieza | Dónde | Existencia JLC | Se necesitan | Qué hacer |
+|---|---|---:|---:|---|
+| STM32F411RET6 (C94355) | las tres | 2 | 570 | Ruta crítica. Pre-orden por Global Sourcing ya, o comprar a distribuidor y mandar en consigna |
+| AP64350SP-13 (C2071691) | las tres | 1 | 570 | Pre-orden o alterna pin a pin (revisar con el layout) |
+| SC7A20TR (C5126709) | las tres | 2 | 570 | Pre-orden; una alterna pide huella y firmware |
+| AO4406AL (C35349) | las tres | 0 | 570 | Equivalente SOIC-8 canal N 30 V en existencia (validar RDS(on) y Vgs) |
+| MWSA0804S-4R7MT (C17700167) | las tres | 0 | 570 | Pre-orden o alterna de la misma huella |
+| MWSA0804S-2R2MT (C17700165) | las tres | 171 | 570 | Pre-orden o alterna de la misma huella |
+| SRP1265A-100M (C840531) | V5.7, v6 | 0 | 432 | Inductor de la fuente de 24 V: pre-orden o alterna 12.5 × 13.5 |
+| A7670SA-LASC (C18548276) | v6 | 44 | 62 | Pre-ordenar las que faltan o mandar en consigna |
+| 47 µF/50 V MVK (C165527) | V5.6, V5.7 | 62 | 521 | Muchas alternas en existencia |
+| BAT54W (C131469) | las tres | 551 | 570 | Alterna trivial |
+| 12.4 kΩ 1% (C103261), 19.1 kΩ 1% (C103370) | V5.x, v6 | 1 / 53 | 588 / 143 | Resistores 0603 1%: alterna trivial |
+
+Las ocho primeras cambian de existencia día con día (el STM32 pasó de 6 a 2 en la tarde del 26-oct). Sin resolverlas, JLC no arranca los pedidos.
+
+## 7. Lo que mueve el número
+
+| Si… | Cambio |
+|---|---|
+| Se presupuesta 5% de contingencia en componentes | +US$1,556 (≈ +MX$29,100) |
+| Se manda por DHL en vez de UPS | +US$448 |
+| Aduana clasifica la v6 como equipo GNSS (IGI 5%) | +MX$9,029 |
+| El agente cobra MX$3,000 en vez de 6,500 por pedimento | −MX$10,500 |
+| Las 12 faltantes se consiguen sin sobreprecio | −US$947 |
+
+## 8. Siguientes pasos
+
+1. Decidir qué hacer con las faltantes (§6), empezando por STM32, AP64350 y SC7A20: sin eso no hay fecha de entrega.
+2. Pedir a Grupo Lorenzo la cotización de tres pedimentos A1 (US$7.5k, 18.9k y 9.7k) y confirmar el expediente y el padrón.
+3. Re-cotizar en JLC el día del pago (precios y existencias cambian a diario) y subir el BOM/CPL real de la v6 cuando cierre su layout.
+4. Confirmar la mezcla: el tablero (pendiente `t-paquetes-aldair`) todavía dice 113 / 327 / 130; este costeo usa 135 / 365 / 60.
+
+*Fuentes: fichas de piezas y cotizador de jlcpcb.com (26-oct-2026); [tarifas de ensamble de JLCPCB](https://jlcpcb.com/help/article/pcb-assembly-price); TIGIE 2026 vía [arancelmx.com](https://arancelmx.com/fraccion/8517.79.04) y [White & Case](https://www.whitecase.com/insight-alert/mexico-formalizes-and-expands-import-tariffs-more-1400-products-key-impacts); [LFD art. 49](https://mley.mx/LFD/articulo/49/); [LIVA art. 27](https://mley.mx/LIVA/articulo/27/); [PwC, RGCE 2026](https://www.pwc.com/mx/es/impuestos/archivo/novedades-fiscales/2026/202601-reglas-generales-de-comercio-exterior-para-2026.pdf); [Alvarez & Marsal sobre la tasa global de mensajería](https://www.alvarezandmarsal.com/node/91421); [SE, NOM-221 en la aduana (SIDOF)](https://sidof.segob.gob.mx/notas/docFuente/5799697); [Banxico FIX](https://www.banxico.org.mx/apps/dao-web/4/52/Fix48.html).*
diff --git a/docs/hardware/index.md b/docs/hardware/index.md
index 7308838..22a2964 100644
--- a/docs/hardware/index.md
+++ b/docs/hardware/index.md
@@ -15,6 +15,9 @@ Estado de cada versión de la EinarBoard al **22-oct-2026**, con sus documentos
 
     [**▶ Auditoría final (veredicto, hallazgos, riesgos)**](auditoria-final-22oct.md) · [PDF completo, 33 pp.](2026-10-22_Drogheda_Auditoria-Final-Produccion_V5.6-V5.7_ES_v1.0.pdf) · [presentación, 19 láminas](2026-10-22_Drogheda_Auditoria-Final-Produccion_V5.6-V5.7_Presentacion_ES_v1.0.pdf) · [protocolo](auditoria-final-protocolo.md). Antes: [auditoría del 21-oct (pasadas 4 a 6)](v56-v57-auditoria-21oct.md) · [re-auditoría del 19-oct](re-auditoria-19oct.md) · [qué es crítico en la V5.6](v56-clasificacion-19oct.md) · [plan v6 (rev. 1.7)](v6-plan-fines-de-semana.md).
 
+!!! info "26-oct: costeo JLCPCB + importación de 135 V5.6, 365 V5.7 y 60 v6"
+    A JLCPCB ≈ **US$36,060** con envío UPS; aterrizado sin IVA **MX$1,104 / 998 / 3,163 por tarjeta** (V5.6 / V5.7 / v6). **12 piezas no alcanzan en JLC** para los tres pedidos juntos, entre ellas el STM32F411RET6 (2 para 570): hay que resolverlas antes de pagar. [**▶ Costeo**](costeo-jlc-26oct.md) · [modelo en Excel](2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx)
+
 !!! tip "23-oct: documento de diseño por tarjeta (página + PDF) y serigrafía de 0.8 mm en las tres (T44)"
     **Documentos de diseño** de la [V5.6](diseno-v56.md), la [V5.7](diseno-v57.md) y la [v6](diseno-v6.md): bloques, árbol de alimentación, especificaciones, mapa de pines del MCU, conectores, esquemático, capas, vistas 3D, BOM, puntos de prueba, reglas y DRC, riesgos e historial, cada uno con su PDF y el esquemático completo. Las tablas salen del netlist y del PCB. **[T44](v6-t44-serigrafia.md) (D-22-9 (b)):** designadores a **0.8 mm con trazo de 0.15 mm**, colocados por script sin mover piezas ni tocar cobre. V5.6 y V5.7: todos, a 0.40 mm de cualquier otro texto (T44b, `d19c832`), con Rev6/Rev7 regenerados (solo cambia la serigrafía superior). v6: 338 de 350 (`bd27501`); los 12 que no caben quedan para Michelle.
 
@@ -32,7 +35,7 @@ Estado de cada versión de la EinarBoard al **22-oct-2026**, con sus documentos
 | <span class="badge-v55">V5.5</span> | En campo (15 pzas, 22-ago). No se fabrica más. | — | `hbox-watchdog-v5` (tag `v5.5-as-fabbed`) | `hbox-v5-bringup_0.6.0` CAMPO · 0.6.3 banco |
 | <span class="badge-v56">V5.6</span> | **Auditoría final del 22-oct: GO al piloto** con tres condiciones de pedido (vías tapadas + rayos X en U6, visor de JLC, D10 → SMBJ33CA). Paquete `HBOX_v5_Rev6_PROD` verificado = cobre con relleno fresco; DRC y paridad limpios. P-1 cerrado a las 13:00 (relleno fresco en el repo, re-verificado; falta el commit) ([auditoría final](auditoria-final-22oct.md)). **T42a** aplicado (D-22-7: a): BOM con existencia y `/IGN_IN` a 0.3 mm ([victorias rápidas](v56-v57-victorias-rapidas-22oct.md)). **T43:** designadores en orden y Rev6 regenerado ([designadores](designadores-t43-22oct.md)). **T44** (23-oct): serigrafía de 0.8 mm, Rev6 regenerado, solo cambia la serigrafía ([T44](v6-t44-serigrafia.md)). [**Documento de diseño**](diseno-v56.md). | 113 (piloto de 5 primero, se pide hoy) | `hbox-watchdog-v5` | 0.7.0: `board_v56.h` listo; 0.7.0-pre por escribir (1 día) |
 | <span class="badge-v57">V5.7</span> | **Auditoría final del 22-oct: GO a los 5 prototipos** con las mismas condiciones. Fuente U25 a 5.32 V / 600 kHz: 9–32 V sin la SD-15B; C149/C150 se quedan (D-21-2) y el timbre se mide en banco; D10 → SMBJ33CA es obligatorio aquí (con el arnés al revés abre F2, que es SMD) ([auditoría final](auditoria-final-22oct.md)). **T42a** aplicado, con la 2.ª vía de `/SYS5V` (E-11) ([victorias rápidas](v56-v57-victorias-rapidas-22oct.md)). **T43:** designadores en orden, «IGN 12-24V» y Rev7 regenerado ([designadores](designadores-t43-22oct.md)). **T44** (23-oct): serigrafía de 0.8 mm, Rev7 regenerado, solo cambia la serigrafía ([T44](v6-t44-serigrafia.md)). [**Documento de diseño**](diseno-v57.md). | 327 (5 prototipos primero, se piden hoy) | `hbox-watchdog-v57` (convive con v5) | el mismo 0.7.0 (mismos pines de MCU) |
-| <span class="badge-v6">v6</span> | Revisada el 22-oct (`d5f5002` + T40): **NO LISTA**. T28 cerró 2 de los 8 bloqueantes de la [auditoría v6](v6-auditoria-produccion-16oct.md), T25 regresó los barrenos, T38 corrigió courtyards, MH6 y el `/3V3` bajo los barrenos, **T39 hizo el bloque A** (D34 entre U25 y L22, MH8 libre) y **T40 liberó MH4**. Faltan los bloques B a H y D-22-4 ([estado, §7](v6-estado-21oct.md#7-t40-22-oct-tarde-mh4-libre)). **T43:** designadores en orden ([tabla](designadores-t43-22oct.md)). **T44:** serigrafía de 0.8 mm, 338 de 350; 12 para Michelle ([T44](v6-t44-serigrafia.md)). [**Documento de diseño**](diseno-v6.md). Plan: [fines de semana 24-oct → 22-nov, rev. 1.7](v6-plan-fines-de-semana.md). | 130 + reemplazos (piloto de 20, pedido previsto el 2-nov) | `hbox-watchdog-v6` | 0.7.x (`board_v6.h` + NTRIP), no existe |
+| <span class="badge-v6">v6</span> | Revisada el 22-oct (`d5f5002` + T40): **NO LISTA**. T28 cerró 2 de los 8 bloqueantes de la [auditoría v6](v6-auditoria-produccion-16oct.md), T25 regresó los barrenos, T38 corrigió courtyards, MH6 y el `/3V3` bajo los barrenos, **T39 hizo el bloque A** (D34 entre U25 y L22, MH8 libre) y **T40 liberó MH4**. Faltan los bloques B a H y D-22-4 ([estado, §7](v6-estado-21oct.md#7-t40-22-oct-tarde-mh4-libre)). **T43:** designadores en orden ([tabla](designadores-t43-22oct.md)). **T44:** serigrafía de 0.8 mm, 338 de 350; 12 para Michelle ([T44](v6-t44-serigrafia.md)). **26-oct:** revisión del fin de semana: avance en el bloque B, **regresión en la toma VIN de R80** y los bloques C, D y E sin empezar; G1 en riesgo, D-26-1 para Leo ([revisión](v6-revision-26oct.md)). [**Documento de diseño**](diseno-v6.md). Plan: [fines de semana 24-oct → 22-nov, rev. 1.7](v6-plan-fines-de-semana.md). | 130 + reemplazos (piloto de 20, pedido previsto el 2-nov) | `hbox-watchdog-v6` | 0.7.x (`board_v6.h` + NTRIP), no existe |
 | <span class="badge-v4">V4</span> | En prueba y campo. Sin producción nueva. | — | `hbox-watchdog-v4` | `hbox-tarjetaV4_0.6.0` CAMPO |
 | <span class="badge-v3">V3</span> | 3 unidades en campo. Registro congelado. | — | `hbox-watchdog-v3-PROD` (no editar) | `hbox-tarjetaV3_4.0.0` |
 
@@ -159,7 +162,7 @@ El firmware que sustituye al 4G NTRIP Master no existe. Decisión vigente: **no
 
 | | Documentos |
 |---|---|
-| Vigentes | [**▶ Documento de diseño v6 (23-oct, con PDF)**](diseno-v6.md) · [**▶ Serigrafía (T44): los 12 que no caben**](v6-t44-serigrafia.md#3-los-que-no-caben) · [**▶ Designadores (T43, 22-oct)**](designadores-t43-22oct.md) · [**▶ Estado al 22-oct (T25, T28, T38, T39 y T40)**](v6-estado-21oct.md) · [**▶ Auditoría de producción v6 (16-oct)**](v6-auditoria-produccion-16oct.md) · [**▶ Plan de fines de semana (rev. 1.7: 24-oct → 22-nov)**](v6-plan-fines-de-semana.md) · [Re-auditoría 19-oct, §8](re-auditoria-19oct.md#8-v6) · [Plan de corrección y lista de liberación (28-sep, el porqué de cada punto)](v6-plan-correccion.md) · [Esquemático final — resumen de 3 pasadas](v6-cambios-resumen.md) · [Mapa de pines MCU para `board_v6.h`](v6-pinmap.md) · [Plan de cobre y colocación EMC](EinarBoard-v6_Plan-de-Cobre_ES.html) ([inglés](EinarBoard-v6_Copper-Plan_EN.html)) · [Manual v6 (marcador)](../manuales/manual-tarjeta-v6.md) |
+| Vigentes | [**▶ Revisión del fin de semana (26-oct): qué falta**](v6-revision-26oct.md) · [**▶ Documento de diseño v6 (23-oct, con PDF)**](diseno-v6.md) · [**▶ Serigrafía (T44): los 12 que no caben**](v6-t44-serigrafia.md#3-los-que-no-caben) · [**▶ Designadores (T43, 22-oct)**](designadores-t43-22oct.md) · [**▶ Estado al 22-oct (T25, T28, T38, T39 y T40)**](v6-estado-21oct.md) · [**▶ Auditoría de producción v6 (16-oct)**](v6-auditoria-produccion-16oct.md) · [**▶ Plan de fines de semana (rev. 1.7: 24-oct → 22-nov)**](v6-plan-fines-de-semana.md) · [Re-auditoría 19-oct, §8](re-auditoria-19oct.md#8-v6) · [Plan de corrección y lista de liberación (28-sep, el porqué de cada punto)](v6-plan-correccion.md) · [Esquemático final — resumen de 3 pasadas](v6-cambios-resumen.md) · [Mapa de pines MCU para `board_v6.h`](v6-pinmap.md) · [Plan de cobre y colocación EMC](EinarBoard-v6_Plan-de-Cobre_ES.html) ([inglés](EinarBoard-v6_Copper-Plan_EN.html)) · [Manual v6 (marcador)](../manuales/manual-tarjeta-v6.md) |
 | Detalle (28-sep) | [Auditoría completa](v6-auditoria-completa.md) ([inglés](v6-full-audit.md)) · [Pasada 1 — cambios al esquemático](v6-cambios-esquematico.md) · [Pasada 2 — puertos (inglés)](v6-puertos-sin-nueva-version.md) · [Pasada 3 — revisión final (inglés)](v6-revision-final.md) |
 | Históricos | [Próximos pasos para ordenar (29-sep)](v6-proximos-pasos.md) — superado por el plan de fines de semana · [Auditoría V5.6 · V5.7 · v6 del 16-oct (mañana), §8](auditoria-produccion-16oct.md#8-v6-que-falta) · [Revisión contra lecciones V5.5](v6-revision-lecciones-v55.md) — superada por la auditoría completa · [Auditoría pre-fab 25-sep](v6-auditoria-prefab.md) ([inglés](v6-prefab-audit.md)) — superada por la del 28-sep |
 | Cantidad | La auditoría de septiembre hablaba de **5 prototipos**; el plan del 13-oct son **130 unidades y todos los reemplazos futuros**. Recomendado: piloto de 20 que pase el banco con el firmware 0.7.x antes de las 130. |
diff --git a/docs/hardware/v6-revision-26oct.md b/docs/hardware/v6-revision-26oct.md
new file mode 100644
index 0000000..c556a93
--- /dev/null
+++ b/docs/hardware/v6-revision-26oct.md
@@ -0,0 +1,109 @@
+---
+title: "v6: revisión del trabajo del fin de semana (bloques A–E del plan) — 26-oct-2026"
+tags: [project-drogheda, hardware, hbox, einarboard, v6, layout, revision, kelvin]
+project: Project Drogheda
+author: Helgen Technologies (revisión: Claude; decide: Leo)
+date: 2026-10-26
+version: 1.0
+status: "REVISADO — HBox_PCB 9a6f250 (Michelle, 26-oct). Avance real en el bloque B, una regresión (toma VIN de R80 sin Kelvin y /VEH5V por In2) y los bloques C, D y E sin empezar."
+audience: Leo (D-26-1, D-22-4), Michelle (layout de la v6)
+---
+
+# v6: revisión del fin de semana · 26-oct-2026
+
+**Pregunta (Leo, 26-oct, 22:09):** «revisa la v6 y dime si todo está bien; ya bajé lo último de Michelle».
+Se revisaron los dos commits de Michelle del lunes 26 (`9be7362` y `9a6f250`, solo el `.kicad_pcb`) contra el
+[plan de fines de semana, rev. 1.7](v6-plan-fines-de-semana.md) (§3 y §4) y contra el estado anterior (`bd27501`, T44).
+
+!!! warning "Respuesta corta: todavía no. Hay avance real, una regresión y la mayor parte del plan sigue abierta"
+    - **Bien:** DRC con **0 errores** (se fueron los 11 encimes de courtyard), 0 sin conectar, paridad limpia; el esquemático, las clases de red y las reglas no cambiaron. En el bloque B, Q7 ya está junto a R80 y U17, `/VIN_SW` salió de In2, la toma CLN de R80 quedó Kelvin, `/IGATE` casi salió de In1 y el EP de U17 tiene sus 9 vías. Además, 146 vías de GND nuevas.
+    - **Regresión:** `/VEH5V` de L5 a R80 ahora da la vuelta por C76 y 8 mm de In2 (≈ 31 mΩ, antes 15), y **la toma VIN del LTC4040 (U17.6) ya no es Kelvin**: se une al camino de potencia en la vía de (180.1, 103.2), a ≈ 1.4 mm de R80.1. El límite de corriente de entrada queda ≈ 10 % corrido: el mismo tipo de defecto que tuvo la V5.5.
+    - **Falta:** la mitad del bloque B, el resto del bloque A (R112) y los bloques C, D y E completos.
+    - **Calendario:** con esto, el pedido del piloto del lunes 2-nov (G1) está en riesgo. Propuesta para Leo: **D-26-1** (§4).
+
+## 1. Qué cambió
+
+- 68 piezas movidas; las de más: Q7 12 mm (ahora a 90° en (175.09, 102.78)), JP2 11.4 mm, C76 8.8 mm, D20 8.8 mm, JP4 6.2 mm, D18/D19 3.3 mm, R87 2.4 mm, TP12 1.8 mm, J8/D8/R9/C5/C19 1.3 mm, C77–C80 1.2 mm, R112 1.2 mm.
+- Vías: 293 → 443 (**+146 de GND**, +2 `/PFO`, +2 `/SW_FAN`, +1 `/VEH5V`, +1 `/BAT_PLUS`, −2 `/VIN_SW`).
+- DRC (KiCad 10.0.4, copia del proyecto con relleno, paridad y todas las pistas): errores 11 → **0**, sin conectar 0, paridad 0; avisos 256 → 327. Los avisos de tamaño de texto pasan de 13 a 59: Michelle dejó **47 designadores** a mano en 0.5 mm. No hay que corregirlos uno por uno: T44 los regresa a 0.8 mm al cierre del layout.
+
+## 2. Contra el plan (§3 y §4), antes → ahora
+
+Distancias de orilla a orilla de pad; resistencias estimadas del camino de cobre (1 oz por fuera, 0.5 oz por dentro).
+
+| Punto del plan | Meta | Antes (`bd27501`) | Ahora (`9a6f250`) | |
+|---|---|---|---|---|
+| A5 R112 ↔ J19.3 | ≤ 3 mm | 4.79 | 4.72 | ✗ |
+| A6 `/24V` en capas internas | nada | — | — | ✓ |
+| A3 vías EP U22 · GND junto al ánodo de D32 | 6 · ≥ 4 | 6 · 4 | 6 · 4 | ✓ |
+| B1 `/VEH5V` L5.2 → R80.1 | F.Cu ≥ 2 mm, nada en In | F.Cu 39 mm a 1.0 mm, 15 mΩ | F.Cu 52 mm a 1.0 mm **+ 8 mm de In2**, 2 vías, **31 mΩ** | ✗ peor |
+| B2 Q7 ↔ R80 · Q7 ↔ U17 | ≤ 5 mm | 10.6 · 15.5 | **0.8 · 4.4** | ✓ |
+| B2 `/VIN_SW` R80.2 → Q7 | F.Cu ≥ 2 mm, In2 0 | 22 mm por In2, 32 mΩ | F.Cu 7 mm a 1.0 mm, **3.5 mΩ** | 🟡 (falta el ancho) |
+| B3 Kelvin de R80: VIN (U17.6) | toma propia desde el pad | Kelvin | **se une a la potencia a 1.4 mm del pad** | ✗ regresión |
+| B3 Kelvin de R80: CLN (U17.7) | toma propia desde el pad | por la vía junto al pad (no Kelvin) | **Kelvin** | ✓ |
+| B4 `/MAIN5V` Q7 → U17 | polígono ≥ 2 mm | 23 mΩ, 0.5 mm | 12 mΩ, 0.5 mm; 39 mm en In1 y 22 mm en In2 en el resto de la red | ✗ |
+| B4 C79 · C80 · C77 · C78 · C81 ↔ U17.1/24 | ≤ 2 mm | 5.1 · 5.2 · 8.1 · 5.9 · 3.2 | 5.2 · 5.7 · 7.2 · 5.4 · 3.2 | ✗ |
+| B5 `/IGATE` | F.Cu ≤ 8 mm, In1 0 | 35 mm en In1 | 6.3 mm en In1, 5.9 en F.Cu | 🟡 |
+| B6 R85 · R86 ↔ U17.18 | ≤ 3 mm | 6.0 · 6.0 | 5.9 · 6.0 | ✗ |
+| B6 `/VFB_BST` en In1 | nada | 7.4 mm | 7.5 mm | ✗ |
+| B-1 L4.1 ↔ U17.21/22 | ≤ 5 mm | 6.2 | 6.2 | ✗ |
+| B-1 `/SW_BAT` | polígono F.Cu ≥ 2 mm | pistas, cuello 0.3 mm | pistas, cuello 0.5 mm (4.7 mΩ) | ✗ |
+| B-2 `/BAT_PLUS` L4.2 → J12.1 | F.Cu ≥ 1.5 mm | 0.5 mm, 15 mΩ | 1.0 mm, 7.4 mΩ | 🟡 |
+| B-3 vías EP U17 | 9 | 1 | **9** | ✓ |
+| B-4 capas internas a ≤ 5 mm de U17 y L4 | nada | 8 redes | 7 redes (`/CHRG_*`, `/VFB_BST` 26 mm, `/IGATE`, `/F1_SEL`, `/VEH5V` nueva en In2) | ✗ |
+| 3.5 Avisos de ancho en las redes de potencia del bloque B | ninguno | — | `/MAIN5V` 14 · `/VEH5V` 13 · `/BAT_PLUS` 6 · `/SW_BAT` 4 · `/VIN_SW` 3 | ✗ |
+| C1 RF del módem `/RF_LTE` | solo F.Cu, 0 vías | 22 mm en In1, 2 vías | 20 mm en In1, 2 vías | ✗ sin empezar |
+| C2 vías EP U4 · C44/C34/C52 ↔ U4.2 | 6 · ≤ 3 mm | 0 · 4.8/4.6/5.8 | 0 · 4.8/4.6/5.8 | ✗ sin empezar |
+| C3 R28 · R27 ↔ U4.5 | ≤ 2 mm | 4.3 · 3.2 | 4.3 · 3.2 | ✗ |
+| C4 `/VBAT_MODEM` · C13 ↔ U6.55–57 · C4 ↔ L1.2 | F.Cu ≥ 3 mm · ≤ 5 · ≤ 3 | 0.3 mm, 6 mm en In1 · 6.6 · 4.3 | igual | ✗ |
+| C5 TP5 ↔ TP6 | 2.54 mm | 9.1 | 8.8 | ✗ |
+| D1 C70 ↔ U25.1 | ≤ 2 mm | 26.4 | 26.4 | ✗ sin empezar |
+| D4 `/SW_IN` · `/SW_5V` en In1 | nada | 130 · 9.7 mm | 131 · 9.7 mm | ✗ |
+| D5 TP9 ↔ U18.49 | cerca | 35.6 | 35.6 | ✗ |
+| E U7: D12 ↔ U7.1 · L2 ↔ U7 · vías EP | ≤ 2 · ≤ 5 · 6 | 11.6 · 10.3 · 0 | igual | ✗ sin empezar |
+
+## 3. La regresión: la toma VIN de R80
+
+El LTC4040 mide la corriente de entrada entre **VIN** (U17.6) y **CLN** (U17.7), a los dos lados de R80 (10 mΩ).
+Cada toma tiene que salir de **su** pad de R80 y no tocar ningún otro cobre de su red hasta el chip.
+
+- **Antes:** la potencia llegaba a R80.1 por F.Cu y la toma VIN salía del pad, por C86/C87, hasta U17.6. ✓
+- **Ahora:** la potencia de L5 llega por In2 a la vía de **(180.1, 103.2)** y de ahí a R80.1. La toma VIN de U17.6 se une a ese mismo tramo en la vía, a ≈ 1.4 mm del pad. El chip suma la caída de ese tramo a la de R80: lee ≈ 10 % de más y limita a ≈ 2.3 A en lugar de 2.5 A. Además, toda la corriente de entrada (hasta 2.5 A) pasa por 8 mm de In2 de 1.0 mm (0.5 oz).
+- **Arreglo:** `/VEH5V` de L5.2 a R80.1 directo por F.Cu de ≥ 2 mm (§3.2 punto 1 del plan), sin In2 ni C76 en medio, y la toma VIN como pista propia de 0.25–0.3 mm que salga de R80.1 **por el lado de adentro** y pase por C86/C87 hasta U17.6. Después, correr de nuevo la prueba de Kelvin.
+- **CLN ya quedó bien:** antes pasaba por la vía junto al pad 2 y ahora sale del pad.
+
+## 4. Qué sigue
+
+**Para Michelle, en este orden:**
+
+1. **El regreso de `/VEH5V` + toma VIN** (§3). Es lo primero, porque afecta el límite de corriente.
+2. **Resto del bloque B:**
+    - `/MAIN5V` de Q7.5–8 a U17.1/24 como polígono de ≥ 2 mm, fuera de In1 e In2.
+    - C77–C81 a ≤ 2 mm de U17.1/24.
+    - R85/R86 a ≤ 3 mm de U17.18, y `/VFB_BST` e `/IGATE` fuera de In1.
+    - L4 a ≤ 5 mm de U17.21/22.
+    - `/SW_BAT` como polígono de ≥ 2 mm y `/BAT_PLUS` de ≥ 1.5 mm.
+    - Sacar de las capas internas, bajo U17 y L4, `/CHRG_*`, `/F1_SEL` y `/VEH5V`.
+3. **Bloque A:** R112 a ≤ 3 mm de J19.3.
+4. **Bloques C, D y E** (§4 del plan), sin cambios.
+5. **Limpieza:**
+    - Vías sueltas: `/24V` en (138.56, 107.74) y (138.56, 94.99); `/BAT_PLUS` en (193.6, 103.09).
+    - Pistas sueltas: `/3V3` en (60.97, 129.62), `/GNSS_RTK_STAT` en (72.6, 136.7) y `/PFI` en (185.34, 112.87).
+6. **Reglas del plan que hay que seguir:**
+    - Commit con la letra del bloque al terminar cada bloque.
+    - No acomodar designadores a mano: al cierre corren T43 y T44.
+
+**D-26-1 (decide Leo): cómo llegar a G1 (pedido del piloto, lunes 2-nov).**
+
+- **(a) Recomendada.** Claude hace por script (T45) lo mecánico: el regreso de `/VEH5V` con la toma Kelvin, la RF LTE en F.Cu con su cerca de vías, las vías de los EP de U4 y U7, y la limpieza. Se prueba en una copia y se aplica cuando Michelle no tenga abierta la v6. Michelle termina el bloque B (colocación y polígonos) y sigue con C, D y E.
+- **(b)** Mover G1 una semana (lunes 9-nov), con el mismo reparto del plan.
+
+**D-22-4 sigue abierta (Leo):** D18–D20 se movieron, pero siguen del lado del módem (`/SIM_*`).
+
+## 5. Cómo se revisó
+
+- Archivos: `kicad/_to_delete/audit-20261026/` (copias de `a08e49a`, `bd27501`, `9be7362` y `9a6f250`; DRC en `drc-v6-now/`).
+- DRC: `tools/t44_drc.py` sobre una copia del proyecto.
+- Medidas: `pcbaudit.py` (cobre, distancias, vías en los EP).
+- Prueba de Kelvin: en la red de cada toma, ¿alguna rama con carga se une al camino R80 → U17 fuera del pad?
+- Resistencias: camino de menor resistencia por la red, con 0.49 mΩ/cuadro por fuera y 0.98 mΩ/cuadro por dentro, y 1 mΩ por vía.
diff --git a/mkdocs.yml b/mkdocs.yml
index 610df4a..97edba4 100644
--- a/mkdocs.yml
+++ b/mkdocs.yml
@@ -159,6 +159,8 @@ nav:
               - Diseño V5.7: hardware/diseno-v57.md
               - Diseño v6: hardware/diseno-v6.md
           - Auditorías y pasadas:
+              - 26 oct · Revisión v6 (fin de semana): hardware/v6-revision-26oct.md
+              - 26 oct · Costeo JLC e importación: hardware/costeo-jlc-26oct.md
               - 22 oct · Serigrafía v6 (T44): hardware/v6-t44-serigrafia.md
               - 22 oct · Designadores en orden (T43): hardware/designadores-t43-22oct.md
               - 22 oct · FOTA por 4G: hardware/fota-4g-factibilidad.md
diff --git a/scripts/sync-docs.sh b/scripts/sync-docs.sh
index 07a0092..b49dfb7 100755
--- a/scripts/sync-docs.sh
+++ b/scripts/sync-docs.sh
@@ -231,6 +231,11 @@ declare -a MAP=(
   "03-Architecture-Hardware/img/diseno-v6/v6-pcb-F-Silk.png|docs/hardware/img/diseno-v6/v6-pcb-F-Silk.png"
   "03-Architecture-Hardware/img/diseno-v6/v6-pcb-In1-Cu.png|docs/hardware/img/diseno-v6/v6-pcb-In1-Cu.png"
   "03-Architecture-Hardware/img/diseno-v6/v6-pcb-In2-Cu.png|docs/hardware/img/diseno-v6/v6-pcb-In2-Cu.png"
+  # 2026-10-26 (noche): revisión del fin de semana de la v6 (Michelle, 9a6f250) y D-26-1
+  "03-Architecture-Hardware/2026-10-26_Drogheda_v6-Revision-Fin-de-Semana_ES_v1.0.md|docs/hardware/v6-revision-26oct.md"
+  # 2026-10-26: costeo JLCPCB + importación de 135 V5.6 / 365 V5.7 / 60 v6
+  "00-Project-Management/2026-10-26_Drogheda_Costeo-JLCPCB-Importacion_V5.6-V5.7-v6_ES_v1.0.md|docs/hardware/costeo-jlc-26oct.md"
+  "00-Project-Management/2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx|docs/hardware/2026-10-26_Drogheda_Costeo-JLCPCB_V5.6-V5.7-v6_v1.0.xlsx"
 )
 
 n=0