From f62b08c5cc2660910cf5bd51b8b1744f509c8c22 Mon Sep 17 00:00:00 2001 From: =?UTF-8?q?Leopoldo=20Rodr=C3=ADguez?= Date: Mon, 26 Oct 2026 22:37:40 -0600 Subject: [PATCH] =?UTF-8?q?Lote=202026-10-26=5Fv6-tareas-michelle:=20tarea?= =?UTF-8?q?s=20de=20Michelle=20en=20la=20v6=20despu=C3=A9s=20de=20la=20rev?= =?UTF-8?q?isi=C3=B3n=20del=2026-oct?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit Ocho tarjetas nuevas (bloques A–E del plan de fines de semana + limpieza del DRC), cada una con lo medido el 26-oct y la meta; nota en t-v6-excluir-margen y t-p1-relleno-commit pasa a hecho. Aplicado en el tablero el 27-oct 04:37. Co-Authored-By: Claude Opus 5.5 Claude-Session: https://claude.ai/code/session_01QCy5VHMVLkAmftYM6swWmx --- .../lotes/2026-10-26_v6-tareas-michelle.json | 87 +++++++++++++++++++ 1 file changed, 87 insertions(+) create mode 100644 backend/lotes/2026-10-26_v6-tareas-michelle.json diff --git a/backend/lotes/2026-10-26_v6-tareas-michelle.json b/backend/lotes/2026-10-26_v6-tareas-michelle.json new file mode 100644 index 0000000..0b4a671 --- /dev/null +++ b/backend/lotes/2026-10-26_v6-tareas-michelle.json @@ -0,0 +1,87 @@ +{ + "lote": "2026-10-26_v6-tareas-michelle", + "autor": "claude", + "motivo": "Tareas de Michelle en la v6 después de la revisión del 26-oct: lo que falta de los bloques A–E del plan de fines de semana, una tarjeta por bloque, con metas medibles", + "fuente": "/hardware/v6-revision-26oct/#4-que-sigue", + "cambios": [ + { "crear": { "id": "t-v6-b-main5v-vsys", + "titulo": "v6 bloque B: /MAIN5V de Q7 a U17 como polígono ≥ 2 mm (fuera de In1/In2) y C77–C81 a ≤ 2 mm de U17.1/24", + "pista": "ingenieria", "estado": "por-hacer", "responsable": "michelle", + "version_tarjeta": "v6", "fecha_limite": "2026-10-29", + "descripcion": "Plan §3.2 punto 4. Hoy /MAIN5V va con pistas de 0.5 mm (Q7→U17 ≈ 12 mΩ) y tiene 39 mm en In1 y 22 mm en In2; C79/C80/C77/C78/C81 están a 5.2/5.7/7.2/5.4/3.2 mm de los pines VSYS. Listo cuando: polígono en F.Cu, sin /MAIN5V en capas internas cerca de U17, los 5 capacitores a ≤ 2 mm con su tierra sobre el cobre del EP, sin avisos de ancho en /MAIN5V.", + "enlaces": [{ "titulo": "Revisión del 26-oct", "url": "/hardware/v6-revision-26oct/" }, + { "titulo": "Plan §3.2", "url": "/hardware/v6-plan-fines-de-semana/#32-camino-l22-rs1-q7-u6-bloque-b" }], + "etiquetas": ["v6", "layout"] }, + "si_no_hay": ["MAIN5V de Q7"] }, + + { "crear": { "id": "t-v6-b-bstfb-igate", + "titulo": "v6 bloque B: R85/R86 a ≤ 3 mm de U17.18 y /VFB_BST e /IGATE fuera de In1", + "pista": "ingenieria", "estado": "por-hacer", "responsable": "michelle", + "version_tarjeta": "v6", "fecha_limite": "2026-10-29", + "descripcion": "Plan §3.2 puntos 5 y 6. Hoy R85/R86 están a 5.9/6.0 mm de U17.18, /VFB_BST tiene 7.5 mm en In1 e /IGATE 6.3 mm en In1 (antes 35). Listo cuando: R85/R86 a ≤ 3 mm, /VFB_BST e /IGATE solo en F.Cu (/IGATE ≤ 8 mm).", + "enlaces": [{ "titulo": "Revisión del 26-oct", "url": "/hardware/v6-revision-26oct/" }], + "etiquetas": ["v6", "layout"] }, + "si_no_hay": ["R85/R86"] }, + + { "crear": { "id": "t-v6-b-bateria", + "titulo": "v6 bloque B: L4 a ≤ 5 mm de U17, /SW_BAT polígono ≥ 2 mm, /BAT_PLUS ≥ 1.5 mm y nada interno bajo U17/L4", + "pista": "ingenieria", "estado": "por-hacer", "responsable": "michelle", + "version_tarjeta": "v6", "fecha_limite": "2026-10-29", + "descripcion": "Plan §3.3. Hoy L4 está a 6.2 mm de U17.21/22, /SW_BAT son pistas con cuello de 0.5 mm, /BAT_PLUS va a 1.0 mm y bajo U17/L4 siguen /CHRG_EN, /CHRG_STAT, /CHRG_FAULT, /VFB_BST, /IGATE, /F1_SEL y ahora /VEH5V en In1/In2. Listo cuando: L4 ≤ 5 mm, polígono de /SW_BAT, /BAT_PLUS ≥ 1.5 mm con la toma BAT (U17.23) aparte, In1/In2 libres a 5 mm de U17 y L4, sin avisos de ancho en /SW_BAT y /BAT_PLUS.", + "enlaces": [{ "titulo": "Revisión del 26-oct", "url": "/hardware/v6-revision-26oct/" }], + "etiquetas": ["v6", "layout"] }, + "si_no_hay": ["SW_BAT polígono"] }, + + { "crear": { "id": "t-v6-a-r112", + "titulo": "v6 bloque A: R112 a ≤ 3 mm de J19.3 (hoy 4.7 mm), solo en F.Cu", + "pista": "ingenieria", "estado": "por-hacer", "responsable": "michelle", + "version_tarjeta": "v6", "fecha_limite": "2026-10-29", + "descripcion": "Plan §3.1 punto 5: la resistencia de ignición junto a la entrada del GX16. El tramo largo después de R112 (/IGN_SENSE) puede seguir por In2.", + "enlaces": [{ "titulo": "Revisión del 26-oct", "url": "/hardware/v6-revision-26oct/" }], + "etiquetas": ["v6", "layout"] }, + "si_no_hay": ["R112 a"] }, + + { "crear": { "id": "t-v6-c-modem", + "titulo": "v6 bloque C: RF LTE solo en F.Cu, fuente U4 (EP 6 vías, capacitores) y /VBAT_MODEM ≥ 3 mm", + "pista": "ingenieria", "estado": "por-hacer", "responsable": "michelle", + "version_tarjeta": "v6", "fecha_limite": "2026-10-31", + "descripcion": "Plan §4.1 y §4.2, sin empezar. Hoy /RF_LTE tiene 20 mm en In1 y 2 vías; EP de U4 con 0 vías; C44/C34/C52 a 4.8/4.6/5.8 mm de U4.2; R28/R27 a 4.3/3.2 mm de U4.5; /VBAT_MODEM con 0.3 mm y 6 mm en In1; C13 a 6.6 mm; C4 a 4.3 mm; TP5–TP6 a 8.8 mm. Si Leo elige (a) en D-26-1, Claude hace por script la RF, la cerca de vías y las vías del EP, y aquí queda solo la colocación.", + "enlaces": [{ "titulo": "Plan §4", "url": "/hardware/v6-plan-fines-de-semana/#4-domingo-25-bloques-c-d-y-e-modem-gnss-y-ethernet" }], + "etiquetas": ["v6", "layout"] }, + "si_no_hay": ["bloque C"] }, + + { "crear": { "id": "t-v6-d-gnss", + "titulo": "v6 bloque D: C70 a ≤ 2 mm de U25.1, /ANT_BIAS ≥ 1 mm de la RF, /SW_IN y /SW_5V fuera de In1, TP9 junto a U18", + "pista": "ingenieria", "estado": "por-hacer", "responsable": "michelle", + "version_tarjeta": "v6", "fecha_limite": "2026-10-31", + "descripcion": "Plan §4.3 puntos 1 a 5, sin empezar. Hoy C70 está a 26 mm de U25.1, /SW_IN tiene 131 mm en In1 y /SW_5V 9.7 mm, TP9 está a 36 mm de U18.49. Opción del plan: F1 junto a Q11 y /SYS5V por B.Cu o In2 de ≥ 0.6 mm.", + "enlaces": [{ "titulo": "Plan §4.3", "url": "/hardware/v6-plan-fines-de-semana/#43-gnss-bloque-d-y-ethernet-u12-bloque-e" }], + "etiquetas": ["v6", "layout"] }, + "si_no_hay": ["bloque D"] }, + + { "crear": { "id": "t-v6-e-eth", + "titulo": "v6 bloque E: U7 (3V3 de Ethernet) con D12 a ≤ 2 mm, L2 a ≤ 5 mm, /ETH_FB corto en F.Cu y 6 vías en el EP", + "pista": "ingenieria", "estado": "por-hacer", "responsable": "michelle", + "version_tarjeta": "v6", "fecha_limite": "2026-10-31", + "descripcion": "Plan §4.3 punto 6, sin empezar. Hoy D12 está a 11.6 mm del pin 1, L2 a 10.3 mm y el EP tiene 0 vías.", + "enlaces": [{ "titulo": "Plan §4.3", "url": "/hardware/v6-plan-fines-de-semana/#43-gnss-bloque-d-y-ethernet-u12-bloque-e" }], + "etiquetas": ["v6", "layout"] }, + "si_no_hay": ["bloque E"] }, + + { "crear": { "id": "t-v6-limpieza-26oct", + "titulo": "v6: borrar 3 vías y 3 pistas sueltas (DRC del 26-oct)", + "pista": "ingenieria", "estado": "por-hacer", "responsable": "michelle", + "version_tarjeta": "v6", "fecha_limite": "2026-10-28", + "descripcion": "Vías sueltas: /24V en (138.56, 107.74) y (138.56, 94.99); /BAT_PLUS en (193.6, 103.09). Pistas sueltas: /3V3 en (60.97, 129.62), /GNSS_RTK_STAT en (72.6, 136.7) y /PFI en (185.34, 112.87).", + "enlaces": [{ "titulo": "Revisión del 26-oct, §4", "url": "/hardware/v6-revision-26oct/#4-que-sigue" }], + "etiquetas": ["v6", "layout"] }, + "si_no_hay": ["sueltas (DRC del 26-oct)"] }, + + { "id": "t-v6-excluir-margen", + "nota": "26-oct (9a6f250): el DRC ya da 0 errores; los 11 encimes de margen se fueron al mover piezas. Solo aplica si vuelven a salir al cerrar el layout." }, + + { "id": "t-p1-relleno-commit", + "poner": { "estado": "hecho" }, + "nota": "Hecho: el relleno fresco de V5.6/V5.7 quedó en el repo con el auto-sync del 22-oct (e13d074) y siguió en 93d13e3 y d19c832; los paquetes Rev6/Rev7 se regeneraron desde esos archivos." } + ] +}