--- title: "Instrucciones para Michelle — V5.6 y V5.7, pasada 4: cierre (19-oct-2026)" tags: [project-drogheda, hardware, hbox, einarboard, v5.6, v5.7, layout, pcb, michelle, t30] project: Project Drogheda author: Helgen Technologies date: 2026-10-19 version: 1.1 status: ACTIVO — sustituye lo pendiente de la pasada 3 (16-oct) · T30 subido (7650b96) · 19-oct tarde: prioridades de la parte A en la clasificación de la V5.6 (nuevo A-0, C129) · 20-oct: T31 (C129 entra y Dbk2 sale del esquemático, V5.6 y V5.7) + F8 de Leo; A-1/B-3 ya solo borran la rama de Dbk2 audience: Michelle (layout), Leo --- # Instrucciones para Michelle — V5.6 y V5.7, pasada 4 (cierre) · 19-oct-2026 **Primero, gracias:** la pasada 3 cerró casi todo lo grande en las dos tarjetas (el detalle está en la [re-auditoría del 19-oct](re-auditoria-19oct.md)). Esta pasada es corta: lo mecánico ya lo hace el script **T30** y aquí queda solo lo que necesita mover cobre o piezas. Base: **V5.6** = `hbox-watchdog-v5.kicad_pcb` y **V5.7** = `hbox-watchdog-v57.kicad_pcb`, los dos **después de T30**. Orden: **V5.6 completa → commit y push → V5.7.** Reglas de siempre: - Corriente solo por F.Cu/B.Cu (In1 e In2 son de 0.5 oz). Cada cambio de capa de una red de potencia lleva **2–3 vías** 0.6/0.3 (u 0.8/0.3), nunca una sola. - No mover U6, U7, U16, U26, MOD1, J7/J8, RS1, C31, Q7 ni la fila de conectores. No tocar la pasta del EP de U6. - **No tocar los hilos de sensado de RS1** (dos pistas de 0.25 mm de U6.6 y U6.7 a los pads de RS1, de T27) ni unirles cobre de potencia. - No mover ni borrar las vías que agregó T30 (las 0.6/0.3 nuevas junto a las vías de potencia y junto a C149/C150/D34). Si estorban para algo de esta lista, avísale a Leo. - Las coordenadas (x, y) en mm son para ubicarte rápido; manda el designator y el pin. ![V5.6 después de T30: lo que queda a mano](img/2026-10-19_Drogheda_V5.6-Pendientes-tras-T30_v1.0.png) ## 0. Antes de empezar (Leo, 10 min) Con **KiCad cerrado** (PCB y esquemático de las dos tarjetas) y el árbol limpio: ```bash cd ~/Documents/Claude/Projects/Drogheda/03-Architecture-Hardware/kicad git status # sin cambios; a lo más, tools/t30_v56_v57_mecanicos.py como archivo nuevo (??) git pull --ff-only # prueba en seco: no escribe nada, solo dice lo que haría python3 tools/t30_v56_v57_mecanicos.py hbox-watchdog-v5.kicad_pcb python3 tools/t30_v56_v57_mecanicos.py hbox-watchdog-v57.kicad_pcb # aplicar (deja .T30bak del PCB y del esquemático) python3 tools/t30_v56_v57_mecanicos.py hbox-watchdog-v5.kicad_pcb --apply python3 tools/t30_v56_v57_mecanicos.py hbox-watchdog-v57.kicad_pcb --apply ``` Lo que debe decir: | V5.6 (`hbox-watchdog-v5`) | V5.7 (`hbox-watchdog-v57`) | |---|---| | — | `4 cobre suelto borrado: 12 elementos` | | `3 via micro …` × 4 (la de `/NTC` pasa a 0.5/0.3) | igual | | `1 vias en paralelo: 18 nuevas en 10 sitios, 30 tramos de union` | `1 vias en paralelo: 21 nuevas en 11 sitios …` | | — | `2 vias GND junto a C149/C150/D34/C153/C154: 11 nuevas` | | `5 conexion solida: 1 pads` | `5 conexion solida: 7 pads` | | `6 JP/TP/MOD1 fuera de BOM y posiciones en el PCB: 14 huellas` | igual | | `7 cajetin del PCB: EINARBoard HBOX V5.6, rev 5.6, 2026-10-19` | `… V5.7, rev 5.7, 2026-10-19` | | `6 esquematico: 14 simbolos …; cajetin actualizado` | igual | Si dice **ABORTAR**, el archivo ya no es el que se auditó (alguien lo cambió): no escribió nada; avísale a Claude. Después, en KiCad, cada tarjeta: **B** (rellenar zonas) → **Inspeccionar → DRC** con «Rellenar zonas» y «Comprobar paridad». - **V5.6:** debe dar lo mismo que antes de T30: 3 errores (MH7/MH9/MH10 dentro de MOD1, por diseño), 0 sin conectar, paridad solo con los PF*. - **V5.7:** lo mismo, y sin los 6 avisos de cobre suelto. Guarda (Ctrl+S) y sube: ```bash mv hbox-watchdog-v5.kicad_pcb.T30bak hbox-watchdog-v5.kicad_sch.T30bak hbox-watchdog-v57.kicad_pcb.T30bak hbox-watchdog-v57.kicad_sch.T30bak _to_delete/ git add tools/t30_v56_v57_mecanicos.py hbox-watchdog-v5.kicad_pcb hbox-watchdog-v5.kicad_sch hbox-watchdog-v57.kicad_pcb hbox-watchdog-v57.kicad_sch git commit -m "T30: V5.6/V5.7 vias en paralelo, vias micro a normales, cobre suelto V5.7, cajetin, stackup 7628, JP/TP/MOD1 fuera de BOM/CPL" --trailer "Co-Authored-By: Claude Opus 5.5 " --trailer "Claude-Session: https://claude.ai/code/session_01QCy5VHMVLkAmftYM6swWmx" git push cd ../.. git add 03-Architecture-Hardware/kicad git -c diff.ignoreSubmodules=none commit -m "kicad: T30 (V5.6/V5.7)" --trailer "Co-Authored-By: Claude Opus 5.5 " --trailer "Claude-Session: https://claude.ai/code/session_01QCy5VHMVLkAmftYM6swWmx" git push ``` Michelle, después del aviso de Leo: `git pull --ff-only` y empiezas con la parte A. **No abras V5.6 ni V5.7 antes de ese aviso**: así no se repite el conflicto del lunes. ![Lo que queda a mano, de cerca](img/2026-10-19_Drogheda_V56-V57-Detalle-Pendientes_v1.0.png) ## 0b. T31 y *Actualizar PCB* (Leo, 20-oct) El 20-oct, Claude corrió **T31** (`kicad/tools/t31_c129_vsys_quitar_dbk2.py`) en los esquemáticos de las dos tarjetas: - **C129** = 10 µF 0603 X5R 10 V (LCSC **C19702**) entre `/MAIN5V` y GND, junto a U6. Es el capacitor de VSYS que faltaba (punto 1 de la [clasificación](v56-clasificacion-19oct.md)). - **Dbk2 fuera**: U7 es síncrono y no lleva diodo (decisión D-19-2). U7.8 sigue unido a `/SW3_NODE`. - Solo V5.6: se quitó una marca de «no conectar» que sobraba en U10.14 (SDA del SC16IS752). ERC igual que antes (0 errores); el netlist solo cambia en +C129 y −Dbk2. Después, Leo corre **F8** (*Actualizar PCB desde esquemático*, con «Borrar huellas sin símbolo») en las dos tarjetas: entra C129 y sale la huella de Dbk2. **C129 llega sin colocar, fuera del contorno.** Leo sube y te avisa con el hash: entonces `git pull --ff-only`. Lo que te toca de esto: colocar C129 (A-0 en V5.6, B-0 en V5.7) y borrar la rama de Dbk2, que queda como pista colgando (A-1, B-3). ![T31: C129 entra y Dbk2 sale; dónde va C129 y qué rama se borra](img/2026-10-20_Drogheda_T31-C129-y-Dbk2_v1.0.png) ## Parte A — V5.6 (`hbox-watchdog-v5`, ≈ 1 h) !!! danger "Prioridades de la parte A (19-oct, tarde)" - **Primero, A-0 — C129 junto a VSYS de U6 (crítico, nuevo):** ya está en el esquemático y en el PCB (sección 0b) y llega sin colocar. Pégalo a los pines 1/24, con su vía a GND, reacomodando `/PROG`, `/CLPROG_TP` y `/CHRG_EN`. [Paso a paso](v56-clasificacion-19oct.md#1-paso-a-paso-c129-junto-a-vsys) (el paso 1, esquemático, ya está hecho). - **Regresar** las 2 vías de T30 junto a (144.1, 98.05) en `/MAIN5V` y dejar `/3V3_MODEM` sin vías sencillas: se perdieron en el guardado de las 18:59. - **A-1:** Dbk2 ya no existe: borra su rama (5 tramos). Si L7 no cabe más cerca de U7, se queda. - Qué es crítico y qué se puede quedar, punto por punto: [**▶ clasificación de la V5.6**](v56-clasificacion-19oct.md). ### A-1. Rama de Dbk2, y L7 **Dbk2 ya no existe** (T31 y F8 del 20-oct, sección 0b). Queda su **rama**: 5 tramos de 1.0 mm en F.Cu (18.6 mm en total) que salen de L7.1 y llegan a donde estaba Dbk2. Es una antena de conmutación y el DRC la marca como pista colgando. | Tramo | De | A | |---|---|---| | 1 | (141.47, 104.56), dentro del pad de L7.1 | (138.29, 104.56) | | 2 | (138.29, 104.56) | (134.75, 101.02) | | 3 | (134.75, 101.02) | (134.75, 97.06) | | 4 | (134.75, 97.06) | (138.0, 93.8) | | 5 | (138.0, 93.8) | (139.8, 93.8), donde estaba el pad de Dbk2 | 1. **Borra esos 5 tramos.** No toques el camino de U7.8 a Cbst2.2 y a L7.1 (pistas de 0.7 mm que llegan a L7.1 por abajo) ni los dos pedacitos que quedan dentro del pad de L7.1. 2. **L7:** si cabe más cerca de U7 sin mover otras piezas, acércala (L7.1 a ≤ 5 mm de U7.8). Si no, se queda donde está (punto 5 de la clasificación). 3. Si tocas el nodo SW (U7.8 → Cbst2.2 → L7.1): solo en F.Cu, sin vías y sin pistas de otras redes debajo en In1. 4. `/3V3_MODEM` (L7.2 → J7.1): 1.0 mm y sin vías sencillas (regresión del 19-oct, arriba). Revisión: DRC con **0 pistas colgando y 0 sin conectar**. Si aparece «sin conectar» entre U7.8 y L7.1, borraste de más: Ctrl+Z. ### A-2. Salida VSYS de U6 Los pines **U6.1** y **U6.24** (VSYS) llegan a la vía **(153.19, 110.88)** con dos pistas de **0.3 mm** (1.6 y 2.3 mm). Por ahí pasa todo el 5 V cuando la tarjeta va en batería. - Haz un polígono (o pistas) de **≥ 1.0 mm** desde los dos pines hasta la vía. Entra al pad con el ancho del pad y ensancha en cuanto salgas. - Pon **2 vías más** junto a esa vía, unidas en F.Cu y B.Cu. - Cuidado con los pines vecinos de U6 y con C35 (arriba a la izquierda). ### A-3. `/SYS5V` hacia U7.2 La vía **(141.2, 108.6)**, junto a U7.2 (VIN del buck del módem), es la única que une ese tramo de B.Cu con F.Cu. Pon **2 vías más** a su lado, o llega a U7.2 por F.Cu sin cambiar de capa. ### A-4. `/VEH5V` en (162.6, 113.0) Vía sencilla en el camino de P2 a RS1, entre U6 y L6. **2 vías más**, unidas a la pista de 1.0 mm en F.Cu y en B.Cu. Ojo: ahí mismo llega la pista de 0.5 mm de U6.16 (OVSNS) por B.Cu: no la ensanches ni la muevas. ### A-5. Entrada de RS1 (zona de T27) La vía **(151.0, 115.54)** lleva toda la entrada de 5 V a RS1.1. No la muevas: pon **una vía más** en otro punto del mismo camino. La mejor opción es junto a **C31.1** (149.46, 120.11): una vía de B.Cu a F.Cu pegada al pad, unida al B.Cu de `/VEH5V` y al pad de C31.1. Desde ahí la corriente entra a RS1.1 por la pista de 1.0 mm de T27. **Condición:** a ≥ 0.25 mm de los dos hilos de sensado de 0.25 mm (morados en la figura). Si no cabe sin acercarte, déjalo y avísale a Leo. ### A-6. DRC: excluir MH7/MH9/MH10 El DRC marca **MH7, MH9 y MH10 «dentro del courtyard de MOD1»**: son los barrenos del ArduSimple y es por diseño. Clic derecho en cada uno → *Excluir esta infracción*. ### A-7. Cierre de V5.6 1. **B** (rellenar zonas). 2. **DRC** con «Rellenar zonas» y «Comprobar paridad»: - **0 errores** (con las 3 exclusiones de A-6); - 0 sin conectar; - paridad solo con los PF*; - 0 colgantes. Los ~85 avisos de «huella no coincide con la librería» son ruido; no los toques. 3. Commit y push. Escribe en el mensaje lo que hiciste de verdad: ```bash git add hbox-watchdog-v5.kicad_pcb hbox-watchdog-v5.kicad_pro git commit -m "V5.6 pasada 4: C129 junto a VSYS de U6, vias de MAIN5V y 3V3_MODEM, rama de Dbk2 fuera, via colgando y RS485_B, exclusiones MOD1" git push ``` Avísale a Leo con el hash. Claude revisa pad a pad y genera Gerber/BOM/CPL del piloto. ## Parte B — V5.7 (`hbox-watchdog-v57`, ≈ medio día) ![V5.7 después de T30: lo que queda a mano](img/2026-10-19_Drogheda_V5.7-Pendientes-tras-T30_v1.0.png) ### B-0. C129 junto a VSYS de U6 (crítico) Igual que A-0. U6 y sus pistas están igual que en la V5.6: el mejor lugar también es **(153.07, 111.95)**, en vertical, y también choca solo con `/PROG`, `/CLPROG_TP` y `/CHRG_EN`. ### B-1. `/SYS5V` bajo K1: fuera de In2 — BLOQUEANTE Hoy va **10.9 mm por In2 a 0.5 mm** entre las vías **(156.56, 64.44)** y **(158.6, 57.92)**, rodeando bajo K1 (por (155.41, 64.28) → (154.19, 63.06) → (154.19, 60.23) → (156.47, 57.95)). Ese tramo está en serie con todo lo que alimenta a U7 (buck del módem) y U12 (3.3 V de Ethernet): 81 mΩ, y aguanta ≈ 0.44 A cuando por ahí pasan picos de 1.5 A. - Rutea esa unión por **F.Cu o B.Cu a ≥ 1.0 mm**. Si cambias de capa, con 2–3 vías. - **Borra los tramos de 0.5 mm de In2** y las dos vías que queden sueltas. - La rama de **1.5 mm** de `/SYS5V` que va por In2 hacia **R2** (de la vía (165.4, 47.08) a (155.74, 54.64)) se queda: es el pull-up de 10 k de la compuerta de Q1 y casi no lleva corriente. ### B-2. Fuente U25: lazo de entrada y nodo SW Hoy el lazo C150 → U25.2 → U25.8 → D34 → C150 mide **52 mm²** (meta **< 30**), y el nodo SW (U25.8 → D34.1 → L22.1) mide **48 mm²** (meta **≤ 25**). L22.1 (191.8, 51.0) está a 10 mm de D34.1 (191.8, 61.0), entre centros. T30 ya puso 2 vías GND junto a la tierra de cada capacitor y 4 junto a D34.2; eso acorta el regreso, pero el área la define dónde están las piezas. 1. **C149/C150** (181.2, 63.8 / 67.8): gíralos 180° para que su pad de tierra mire hacia D34/EP de U25, y acércalos al pin 2 de U25 (184.7, 67.97): **pad de `/24V` a ≤ 2 mm del pin 2**. Su tierra debe quedar sobre la misma isla de F.Cu que D34.2 y el EP, sin cuellos de menos de 1 mm. 2. **L22**: que **L22.1 quede a ≤ 5 mm de D34.1**. Puedes girarla 90° o bajarla hacia D34; L22.2 sigue saliendo a C153/C154. 3. Nodo SW solo en F.Cu, compacto, **sin nada en In1 debajo**. 4. **Conserva las vías de T30.** Si al mover C149/C150 una queda dentro de un pad o choca, muévela junto al pad nuevo; deben quedar 2 por capacitor. 5. No muevas U25, R121/R122 ni C152: el FB ya quedó bien (0.6 mm). ### B-3. Rama de Dbk2, y L7 Igual que A-1. Aquí la rama son **4 tramos** de 1.0 mm en F.Cu (18.3 mm): de L7.1 (139.0, 107.2) a (135.2, 103.4), a (135.2, 96.75), a (138.75, 93.2) y a (140.0, 93.2), donde estaba Dbk2. El camino de U7.8 a Cbst2.2 y a L7.1 se queda. ### B-4. Salida VSYS de U6 Igual que A-2. Aquí las pistas son de 0.25–0.3 mm. ### B-5. `/SYS5V` hacia U7.2 Igual que A-3: vía (141.2, 108.6). ### B-6. `/VEH5V`: dos vías sencillas entre U6 y L6 - **(168.0, 110.6)** y **(162.85, 113.19)**: 2 vías más en cada una, unidas a la pista de 1.0 mm en las dos capas. - La de (162.85, 113.19) recibe la pista de 0.5 mm de U6.16 por B.Cu: no la toques. ### B-7. Entrada de RS1 Igual que A-5. ### B-8. Serigrafía El texto «Cbst2» se encima con el contorno de U7 (142.5, 114.9). Muévelo. ### B-9. DRC: excluir MH7/MH9/MH10 Igual que A-6. ### B-10. Cierre de V5.7 Igual que A-7. Además, resalta `/24V`, `/SW_PWRIN`, `/VEH5V`, `/SYS5V` y `/FB_PWRIN` con F.Cu y B.Cu apagadas: **no debe quedar nada visible en In1 ni In2**, salvo la rama de 1.5 mm de `/SYS5V` hacia R2. ```bash git add hbox-watchdog-v57.kicad_pcb hbox-watchdog-v57.kicad_pro git commit -m "V5.7 pasada 4: SYS5V fuera de In2, C149/C150 y L22 junto a U25/D34, C129 junto a VSYS de U6, rama de Dbk2 fuera, vias, serigrafia, exclusiones MOD1" git push ``` Después: re-auditoría pad a pad, Gerber/BOM/CPL y los **5 prototipos**. ## Lo que NO hay que hacer - No mover RS1, C31, la vía de entrada (151.0, 115.54) ni los hilos de sensado de 0.25 mm. - No borrar las vías que agregó T30. - No mover ni borrar MH4, MH5, MH6, MH7, MH9 ni MH10; no quitarles «No en el esquemático». - No mover U6, U7, U16, U26, MOD1, J7/J8, Q7, P1–P11 ni la fila de conectores. - No cambiar la pasta del EP de U6 (6 ventanas, 50 %, intencional). - No poner piezas en la cara inferior. - No cambiar valores ni huellas, ni correr *Actualizar PCB*: el de T31 ya lo corrió Leo (sección 0b); si aprueba los puertos, él te avisa. - No editar la V5.7 hasta que la V5.6 esté en el servidor.