Pasada 3: figuras de los pasos 3-5 y correccion A4

Co-Authored-By: Claude Opus 5.5 <noreply@anthropic.com>
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03-Architecture-Hardware/2026-10-16_Drogheda_Auditoria-Produccion_V5.6-V5.7-v6_ES_v1.0.md

@@ -215,7 +215,7 @@ Dos cambios recomendados y una advertencia:
 | 1 | Faltan los 7 barrenos; al ponerlos: R107 y `/MODEM_RST_MCU` en MH11, `/CHRG_STAT` en MH10 — **restaurados el 16-oct; MH11 se quita y `/CHRG_STAT` se desvía con T27** | §3 | **Bloqueante** → cerrado con T27 |
 | 2 | Sensado de RS1 → límite de entrada ≈ 1 A — **corrección lista: T27 (§4.4)** | §4 | **Bloqueante** (es la carga de la batería) → cerrado con T27 |
 | 3 | `/BAT_PLUS`: siguen 7.8 mm en In2 (1.5 mm) entre las vías (180.12, 100.81) y (179.57, 109.63), con una sola vía 0.8/0.3 en cada extremo | P4 → L6.2 | Importante |
-| 4 | `/MAIN5V` hacia P11: una sola vía (153.19, 110.88) para todo VSYS y 118 mm de B.Cu a 1.0 mm (145 mV a 2.5 A) | U6 → P11.1 | Importante |
+| 4 | `/MAIN5V` hacia P11: dos vías sencillas —(166.09, 116.19) junto a Q7, con 24 V, y (153.19, 110.88) junto a U6, en batería— y 103 mm de B.Cu a 1.0 mm (≈ 140 mV a 2.5 A) | Q7 / U6 → P11.1 | Importante |
 | 5 | `/3V3_MODEM`: 51 mm a 0.5 mm (≈ 100 mV en ráfaga de 2 A) | L7.2 → J7.1 | Importante |
 | 6 | `/SW3_NODE`: 13 mm a 0.5–0.7 mm; L7 a 11 mm de U7 (antena de ruido junto al ArduSimple) | U7.8 → L7.1 | Importante |
 | 7 | U7 (AP64350) sin vías en su pad térmico | (139.97, 112.89) | Importante |

03-Architecture-Hardware/2026-10-16_Drogheda_Instrucciones-Michelle_V5.6-V5.7-Pasada-3_ES.md

@@ -145,13 +145,22 @@ Te queda solo esto: el DRC marca **MH7, MH9 y MH10 «dentro del courtyard de MOD
 
 **En banco (piloto):** con la unidad funcionando, (voltaje de TP1 ÷ 32) ÷ (voltaje en las terminales de RS1) debe dar **≈ 1.0** (antes daba ≈ 2.7). Detalle en la [auditoría §4.5](auditoria-produccion-16oct.md#45-prueba-definitiva-con-tp1-clprog-cualquier-tarjeta-cualquier-corriente).
 
+Los puntos A3–A9 (el paso 5), en el mapa de la V5.6, con qué pasa y qué se hace en cada uno:
+
+![Paso 5: los 7 detalles de robustez en la V5.6](img/2026-10-16_Drogheda_Paso5-Robustez_v1.0.png)
+
 ### A3. `/BAT_PLUS` — lo que quedó en In2
 
 Sigue un tramo de **7.8 mm por In2** a 1.5 mm, (180.0, 108.8)→(180.0, 101.0), con una sola vía 0.8/0.3 en cada extremo ((180.12, 100.81) y (179.57, 109.63)). Pásalo a B.Cu (o F.Cu) a 1.5 mm; si algo lo cruza, mueve lo que cruza. Si de plano no cabe, mínimo 3 vías en cada extremo.
 
 ### A4. `/MAIN5V` hacia P11
 
-Todo VSYS sube a **P11.1** por **una sola vía** en (153.19, 110.88) y 118 mm de B.Cu a 1.0 mm. Pon **3 vías** en ese cambio de capa y ensancha a **1.5 mm** donde quepa.
+El 5 V del sistema baja a B.Cu por **dos vías sencillas** de 0.3 mm y de ahí recorre 103 mm a 1.0 mm hasta **P11.1** (≈ 0.14 V de caída a 2.5 A):
+
+- **(166.09, 116.19)**, junto a Q7: por aquí pasa todo el 5 V cuando hay 24 V.
+- **(153.19, 110.88)**, junto a U6.1/U6.24 (VSYS): por aquí sale todo el 5 V cuando la tarjeta va en batería.
+
+Pon **3 vías** en cada uno de esos dos cambios de capa y ensancha a **1.5 mm** donde quepa. *(Corregido el 16-oct: antes decía «una sola vía en (153.19, 110.88)».)*
 
 ### A5. `/3V3_MODEM` — ancho
 
@@ -205,7 +214,7 @@ Cuenta ≈ 0.5 día extra.
 
 1. **B** (rellenar zonas).
 2. DRC con «Rellenar zonas» y «Comprobar paridad con el esquemático»: **0 errores** (las únicas exclusiones: MH7/MH9/MH10 en MOD1), **0 sin conectar**, paridad solo con los PF*, **0 colgantes**. Los ~85 «huella no coincide con la librería» son ruido de librería; no los toques.
-3. Resalta `/BAT_PLUS`, `/MAIN5V`, `/SYS5V`, `/SW3_NODE`, `/VIN_SW` con F.Cu y B.Cu apagadas: **no debe quedar nada visible en In1 ni In2.**
+3. Resalta `/BAT_PLUS`, `/MAIN5V`, `/SYS5V`, `/SW3_NODE`, `/VIN_SW` con F.Cu y B.Cu apagadas: **no debe quedar nada visible en In1 ni In2** (se acepta la rama de `/SYS5V` hacia R2 en In2: lleva unos miliamperes).
 4. Commit y push:
 
 ```bash
@@ -226,6 +235,10 @@ Hecho (commit `ff5a8ed` + T27): **MH4 libre** (`/24V`, `/I2C_SCL`, `/I2C_SDA` y
 
 ### B2. Lo que la pasada 2 de V5.6 corrigió y aquí falta — BLOQUEANTE
 
+La V5.7 se copió de la V5.6 el 13-oct, dos días antes de la pasada 2, así que no tiene esas correcciones. Es repetir el mismo trabajo, con la V5.6 como modelo (P4 y P11 cambiaron de lugar, así que la ruta no se copia tal cual):
+
+![Paso 3: rutas de potencia de la V5.7 por capas internas, contra la V5.6 ya corregida](img/2026-10-16_Drogheda_Paso3-V57-Capas-Internas_v1.0.png)
+
 | Red | Hoy en V5.7 | Corrección |
 |---|---|---|
 | `/BAT_PLUS` P4.1 (152.0, 44.8) → L6.2 (177.55, 109.63), U6.23, C35.1 | **19.2 mm por In1 a 0.5 mm**: (152.0, 45.0)→(157.0, 50.0)→(162.4, 50.0)→(165.8, 53.5)→(165.8, 55.2); luego 47 mm de B.Cu a 1.0 mm; luego **15.5 mm por In2** (179.9, 94.0)→(179.9, 109.5); 3 vías sencillas | Sal de P4.1 en **B.Cu a 1.5 mm (2.0 si cabe)** hasta L6.2, U6.23 y C35.1, todo en capas externas; borra los tramos de In1 e In2; 2–3 vías por cambio de capa |
@@ -239,6 +252,10 @@ Hecho (commit `ff5a8ed` + T27): **MH4 libre** (`/24V`, `/I2C_SCL`, `/I2C_SDA` y
 
 ### B3. Fuente U25 — BLOQUEANTE
 
+Los cuatro problemas de acomodo y la meta, sobre el cobre real:
+
+![Paso 4: fuente U25 hoy y la meta de acomodo](img/2026-10-16_Drogheda_Paso4-V57-Fuente-U25_v1.0.png)
+
 Piezas: **U25** (189.19, 68.6, girado −90°): pin 2 VIN (186.19, 67.97), pin 5 FB (192.19, 70.51), pin 7 GND (192.19, 67.97), pin 8 SW (192.19, 66.7), EP (189.19, 68.6) · **D34** (188.4, 61.0): pin 1 SW (191.8, 61.0), pin 2 GND (185.0, 61.0) · **L22** (186.41, 51.0): pin 1 SW (191.8, 51.0), pin 2 VEH5V (181.02, 51.0) · **C149/C150** (181.2, 63.8 / 67.8) · **C153/C154** (176.2, 49.4 / 52.6) · **R121** (177.0, 55.6) · **R122** (194.78, 70.4).
 
 1. **EP de U25:** **6 vías 0.3/0.6** a GND dentro del pad (3 × 2), y une la isla de GND del EP con el vaciado de GND de F.Cu por los cuatro lados. U25.7 unido al EP en F.Cu.

hbox-docs

@@ -1 +1 @@
-Subproject commit 5553527a97f423e78e6f6276b01d657639520f49
+Subproject commit 11468f91525a725794782943daa28a4f7ec21b9b