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# EinarBoard v5.5 — Auditoría EMC y fundamentos de layout (2026-08-22)
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Contra el `.kicad_pcb` enviado a fabricar (15 pzas). Objetivo: decidir qué se corrige **antes de
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la segunda corrida** y qué pasa al diseño v6 (ZED-F9P + 4G on-board). Stackup: F.Cu señal+pour
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GND · In1 plano GND · In2 plano 3V3 · B.Cu señal+pour GND — topología correcta de 4 capas. ✔
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## 🔴 Crítico — corregir ANTES de la segunda corrida
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**1. `/SW_BAT` (nodo de conmutación del LTC4040) es una sola pista de 0.3 mm × ~15 mm.**
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U6 pines SW → L6 (inductor 2.2 µH/8 A) va todo en 0.3 mm por F.Cu. En modo respaldo (boost desde
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batería) ese nodo lleva la corriente completa del inductor: con 5 V/2.5 A de carga desde 3.7 V son
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**~4 A promedio** — una pista de 0.3 mm/1 oz se calienta decenas de °C y tira tensión. El
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datasheet del LTC4040 pide SW ancho y corto. *En la corrida actual:* funcionará en respaldo ligero;
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vigilar en banco el caso "apagón + ráfaga TX del 4G". *Corrección:* polígono o pista ≥2 mm.
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**2. `/BAT_PLUS` — los últimos ~20 mm hacia U6/C35 quedan en 0.3–0.5 mm.**
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El tramo largo P4→(columna x≈193) va bien (1.0 mm en B.Cu + paralelo In2), pero la aproximación
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final a los pads BAT es una cadena de 0.3 mm. Misma corriente que SW_BAT (2.4 A carga / ~4 A
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descarga). *Corrección:* ensanchar a ≥1.5 mm + vías múltiples en el último tramo.
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## 🟠 Importante — corregir en la segunda corrida si se puede, obligatorio en v6
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**3. Lazo de retroalimentación del buck del ventilador (U2):** el divisor R20/R21 está a ~25 mm
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del pin FB y la pista `/FB_FAN` recorre **60.7 mm**, con un punto a ~0 mm del cobre de `/SW_FAN`
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(no es corto — DRC limpio — pero es acoplamiento directo del nodo ruidoso al nodo de alta
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impedancia). Riesgo: jitter/rizado en 5V_FAN y EMI radiada. *Corrección:* R20/R21 pegados al pin 4,
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FB corto y lejos de SW. (U7 y U12 están decentes: FB 8–9 mm, separación ≥2 mm.)
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**4. Lazos calientes de entrada de los bucks:** Cin más cercano a 5–8.5 mm del pin VIN
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(U2→C11 6.3 mm · U7→C40 5.1 mm · U12→C101 8.5 mm). Regla: <3 mm. *Corrección:* un 1 µF+10 µF
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pegados a VIN-GND de cada MP1584.
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**5. ESD del puerto DFU lejos del conector:** D14/D15/D16 (PESD) están a ~41 mm de J11, junto al
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MCU. Clampean, pero el tramo conector→clamp radia durante la descarga. *v6:* moverlos a <10 mm
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de J11. **J9 (USB del módem) no tiene ESD** — es arnés interno, aceptable, pero añadirlo en v6.
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## 🟡 Menor — anotar para v6
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- **Cristales lejos de sus chips:** Y3 HSE a 11.9 mm de U16, Y4 LSE a 15.2 mm, Y1 a 12.3 mm de
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U11. El plano GND de In1 blinda lo que cruza por capas inferiores (verificado: los cruces de
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/KCOIL, /I2C, /MAIN5V van bajo el plano), así que funciona — pero en v6 pegarlos a <5 mm y en
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paquetes 3225 en vez de HC-49.
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- **Par ETH RX desbalanceado:** RXP 16.1 mm vs RXN 23.6 mm (Δ7.5 mm). 100BASE-TX lo tolera de
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sobra funcionalmente; en v6 rutear como par acoplado y igualar.
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- Celdas de 20 mm sin vía de costura: 8 (mayoría bajo el zócalo del Ardusimple). Densidad global
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buena: 165 vías GND, mediana vecino-más-cercano 4.6 mm. ✔
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- Stub único: cola de 5.6 mm de /3V3 en In2 — es el propio plano de 3V3, inofensivo.
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## ✔ Verificado y sano
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Desacoplos: 12 caps ≤4 mm de su pin; los "lejanos" (C78/C30/C10) son bulk de entrada junto a los
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conectores — colocación correcta. Pares USB FS: J9 Δ1.5 mm, J11 ok — Full-Speed lo permite.
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Protección 24 V: D10 (SMBJ33A) a 9.9 mm de P1 y Q10 a 11.7 mm — bien. Anchos de potencia
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restantes: /SW_5V 1.0 mm continuo, /24V_IN 1.0 mm, /FAN_RET 1.0 mm ✔ (los mínimos de 0.25 en
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VEH5V/MAIN5V/3V3 son taps de sensado, no portadores). Zona keepout bajo el magjack presente ✔.
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Costura GND y planos: correctos.
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## Para el arranque de v6 (ZED-F9P + 4G on-board)
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Heredar de esta lista: SW/BAT anchos desde el día uno, Cin en el pin, FB corto, cristales 3225
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pegados, ESD en cada conector externo, pares diferenciales acoplados (el F9P añade USB y el 4G
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añade USB/UART de alta velocidad + **RF**: la antena LTE exige keepout de cobre, 50 Ω controlada
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y tierra sólida — eso define el stackup antes de colocar nada).
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