EinarBoard v5.5 — Auditoría EMC y fundamentos de layout (2026-08-22)

Contra el .kicad_pcb enviado a fabricar (15 pzas). Objetivo: decidir qué se corrige antes de la segunda corrida y qué pasa al diseño v6 (ZED-F9P + 4G on-board). Stackup: F.Cu señal+pour GND · In1 plano GND · In2 plano 3V3 · B.Cu señal+pour GND — topología correcta de 4 capas. ✔

🔴 Crítico — corregir ANTES de la segunda corrida

1. /SW_BAT (nodo de conmutación del LTC4040) es una sola pista de 0.3 mm × ~15 mm. U6 pines SW → L6 (inductor 2.2 µH/8 A) va todo en 0.3 mm por F.Cu. En modo respaldo (boost desde batería) ese nodo lleva la corriente completa del inductor: con 5 V/2.5 A de carga desde 3.7 V son ~4 A promedio — una pista de 0.3 mm/1 oz se calienta decenas de °C y tira tensión. El datasheet del LTC4040 pide SW ancho y corto. En la corrida actual: funcionará en respaldo ligero; vigilar en banco el caso "apagón + ráfaga TX del 4G". Corrección: polígono o pista ≥2 mm.

2. /BAT_PLUS — los últimos ~20 mm hacia U6/C35 quedan en 0.3–0.5 mm. El tramo largo P4→(columna x≈193) va bien (1.0 mm en B.Cu + paralelo In2), pero la aproximación final a los pads BAT es una cadena de 0.3 mm. Misma corriente que SW_BAT (2.4 A carga / ~4 A descarga). Corrección: ensanchar a ≥1.5 mm + vías múltiples en el último tramo.

🟠 Importante — corregir en la segunda corrida si se puede, obligatorio en v6

3. Lazo de retroalimentación del buck del ventilador (U2): el divisor R20/R21 está a ~25 mm del pin FB y la pista /FB_FAN recorre 60.7 mm, con un punto a ~0 mm del cobre de /SW_FAN (no es corto — DRC limpio — pero es acoplamiento directo del nodo ruidoso al nodo de alta impedancia). Riesgo: jitter/rizado en 5V_FAN y EMI radiada. Corrección: R20/R21 pegados al pin 4, FB corto y lejos de SW. (U7 y U12 están decentes: FB 8–9 mm, separación ≥2 mm.)

4. Lazos calientes de entrada de los bucks: Cin más cercano a 5–8.5 mm del pin VIN (U2→C11 6.3 mm · U7→C40 5.1 mm · U12→C101 8.5 mm). Regla: <3 mm. Corrección: un 1 µF+10 µF pegados a VIN-GND de cada MP1584.

5. ESD del puerto DFU lejos del conector: D14/D15/D16 (PESD) están a ~41 mm de J11, junto al MCU. Clampean, pero el tramo conector→clamp radia durante la descarga. v6: moverlos a <10 mm de J11. J9 (USB del módem) no tiene ESD — es arnés interno, aceptable, pero añadirlo en v6.

🟡 Menor — anotar para v6

Cristales lejos de sus chips: Y3 HSE a 11.9 mm de U16, Y4 LSE a 15.2 mm, Y1 a 12.3 mm de U11. El plano GND de In1 blinda lo que cruza por capas inferiores (verificado: los cruces de /KCOIL, /I2C, /MAIN5V van bajo el plano), así que funciona — pero en v6 pegarlos a <5 mm y en paquetes 3225 en vez de HC-49.
Par ETH RX desbalanceado: RXP 16.1 mm vs RXN 23.6 mm (Δ7.5 mm). 100BASE-TX lo tolera de sobra funcionalmente; en v6 rutear como par acoplado y igualar.
Celdas de 20 mm sin vía de costura: 8 (mayoría bajo el zócalo del Ardusimple). Densidad global buena: 165 vías GND, mediana vecino-más-cercano 4.6 mm. ✔
Stub único: cola de 5.6 mm de /3V3 en In2 — es el propio plano de 3V3, inofensivo.

✔ Verificado y sano

Desacoplos: 12 caps ≤4 mm de su pin; los "lejanos" (C78/C30/C10) son bulk de entrada junto a los conectores — colocación correcta. Pares USB FS: J9 Δ1.5 mm, J11 ok — Full-Speed lo permite. Protección 24 V: D10 (SMBJ33A) a 9.9 mm de P1 y Q10 a 11.7 mm — bien. Anchos de potencia restantes: /SW_5V 1.0 mm continuo, /24V_IN 1.0 mm, /FAN_RET 1.0 mm ✔ (los mínimos de 0.25 en VEH5V/MAIN5V/3V3 son taps de sensado, no portadores). Zona keepout bajo el magjack presente ✔. Costura GND y planos: correctos.

Para el arranque de v6 (ZED-F9P + 4G on-board)

Heredar de esta lista: SW/BAT anchos desde el día uno, Cin en el pin, FB corto, cristales 3225 pegados, ESD en cada conector externo, pares diferenciales acoplados (el F9P añade USB y el 4G añade USB/UART de alta velocidad + RF: la antena LTE exige keepout de cobre, 50 Ω controlada y tierra sólida — eso define el stackup antes de colocar nada).

4.1 KiB Raw Blame History Unescape Escape