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Drogheda/03-Architecture-Hardware/2026-08-20_Drogheda_EinarBoard-v5_Fixes-Applied_v1.0.md

4.7 KiB
Raw Blame History

EinarBoard v5.5 — correcciones aplicadas (2026-08-20)

Aplicadas directamente sobre hbox-watchdog-v5.kicad_sch + .kicad_pcb (tu guardado de las 08:42, "V55"). Checkpoint git previo: commit "checkpoint: v5.5 as saved by Leo before Claude fixes" — todo es reversible con git checkout.

Qué se corrigió

1. Q1 / Q2 / Q4 / Q10 — pines renumerados y pads con red. Esquemático: Q1 → Q_PMOS_GSD, Q2/Q4 → Q_NMOS_GSD, Q10 → Q_PMOS_GDS (clones embebidos con la misma geometría: ningún cable se movió). PCB: los 12 pads ya tienen su red (Q1: G=/GATE_LS S=/SW_IN D=/SW_5V · Q2: G=/FAN_GATE S=GND D=/FAN_RET · Q4: G=/EXT_LED S=GND D=/LED_K · Q10: G=/Q10_GATE D(tab)=/24V_IN S=/24V). Los 3 shorting + 3 mask-bridge de Q4 desaparecieron del DRC.

2. DzG1 — el clamp del gate ahora existe. Símbolo → D_Zener_ANK (pinout real BZX84: 1=A, 2=NC, 3=K). PCB: pad 1=/Q10_GATE, pad 3=/24V, pad 2 sin red. Ruteado nuevo: /24V ahora entra al cátodo (pad 3) por el sur; /Q10_GATE une Rrp1.1 → DzG1.1 → gate de Q10 (red completa — antes ni un pad de Q10 tenía cobre). El tramo viejo que moría en el pin NC se eliminó.

3. U13 → SOIC-16 angosto (3.9×9.9), el paquete real del PCF8574T (C7605). Pads a ±2.475 mm, gráficos/courtyard escalados, y las 11 pistas existentes extendidas a los pads nuevos. La pista /BAT_PLUS que pasaba bajo el cuerpo viejo (chocaba con el pad 9 nuevo) se redirigió por el corredor entre filas de pads. El 3D ahora coincide.

4. MP1584 ×3 — pad expuesto a GND. Símbolo con pin 9 "EP" (apilado sobre GND); pads 9 de U2/U7/U12 → GND (zone_connect solid). Vías térmicas: U2 ×4, U12 ×2 (en x=142.7, esquivando una pista interna /IGN_IN en In1 que pasa justo bajo el EP), U7 ×0 — el B.Cu bajo U7 está lleno de RS232/SW3_NODE; queda enfriando sólo por el pour de F.Cu. ⚠ Pendiente para ti: liberar cobre bajo U7 o aceptarlo.

5. Planos internos renombrados (redes intactas): In1 = GND_PLANE_IN1 (GND), In2 = P3V3_PLANE_IN2 (/3V3).

6. Rig2 agregado al esquemático (22k, IGN_SENSE→GND, junto a Rigb1) y enlazado a la huella. Ya sale en BOM y sobrevive al sync. ⚠ Decisión pendiente: la pata baja quedó 22k ∥ 3.3k = 2.87k (24 V → 2.77 V en PA5, funciona); la doc dice 22k/10k. Si quieres 10k, cambia Rigb1.

Estado de verificación

  • ERC: mismo único error pre-existente ("Label not connected" @ (12.9, 6.4) mm — revísalo); las advertencias nuevas "not found in library" son los clones embebidos (inofensivas).
  • DRC: 0 cortos. Los 65 "errores" restantes son casi todos mi cobre nuevo contra el relleno viejo de las zonas (el archivo guarda el pour de antes de los cambios). Al abrir pcbnew: presiona B (rellenar zonas) y corre DRC — deberían quedar: los 3 clearance de 0.14 mm tuyos (§abajo), los 3 NPTH de los barrenos M2.5 en el courtyard de MOD1 (waivable, por diseño), y verificar que el HV24 del tab de Q10 y el "starved thermal" @ (60.2, 40.3) se limpien con el refill.
  • Chequeo geométrico independiente: cero solapes nuevos entre redes distintas vs. la placa original (los 6 pre-existentes son tuyos: vías bajo pads de Y2/Y3/C94/C102 y el par TP1/CHRG_EN — revísalos alguna vez, no son de hoy).

Lo que te queda por rutear (censo real, geometría corregida)

Tu "28 unconnected" es esto (pours excluidos; GND/3V3 van por plano):

  • Potencia 24 V (lo más importante): P1.1 → D10 → Q10.2 (tab /24V_IN) y Q10.3 (/24V) → C22/C10/C11/U2.7/Ren1 — el FET de polaridad inversa sigue sin cobre de potencia. Pista ancha.
  • Q1 (corte de 5 V): /SW_IN F1.2→Q1.2 · /SW_5V Q1.3→U7 · /GATE_LS R2/Q5→Q1.1
  • Q2 (fan): /FAN_GATE Rg1/Rgs1→Q2.1 · /FAN_RET D2.2→Q2.3 · Q4: /LED_K D1.1→Q4.3
  • Ethernet: /3V3_ETH (3 islas), /ETH_RXP, /ETH_RXN, /ETH_RCT, /ETH_TXP, /ETH_ACTLED
  • LTC4040: /VEH5V (3 islas, incluye JP1.2), /MAIN5V (isla trk), /CHRG_FAULT, /PROG→R50, /F2_SEL→JP2.2, /SYS5V (3 islas: R2.2 | U12 | F1.1/D6.1)
  • Varios: /BATLED1 U13.4→RB1.1 · /BYP_CTRL · /DFU_DM, /DFU_VBUS · /KCOIL D6.2 · /MODEM_RST SW4G1 · /NRST · /RS485_A, /RS485_B · /DIN_4G, /USB_DP, /USB_VBUS (colas sueltas) · los 3 clearance de 0.14 mm cerca de C31/RS1/JP2 (mueve la pista 10 µm)

Notas técnicas (para la próxima sesión)

  • El MCP de KiCAD se cayó una vez al pedirle refill de zonas (riesgo documentado del backend SWIG) — se recuperó solo; el archivo nunca se corrompió. Refill mejor en la GUI.
  • La rotación de huellas en .kicad_pcb es horaria con Y hacia abajo (transformada R(−θ)): calibrado contra 327 pads (200 aciertos vs 129). Los reportes de esta mañana tenían posiciones especulares para huellas a ±90° — el censo de arriba ya está corregido.