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Instrucciones para Michelle — V5.6 pasada 2: correcciones antes del pedido · 13-oct-2026 (rev. A)

!!! warning "Designadores de antes del 22-oct (T43)" Este documento conserva los designadores que tenía la tarjeta en su fecha. Desde el 22-oct (T43) la V5.6, la V5.7 y la v6 traen otros, y varios nombres viejos ahora son otra pieza: en la V5.6 y la V5.7 el LTC4040 es ahora U14 (antes U6) y J7 es el USB-C de DFU (antes J11). Para leerlo contra la tarjeta de hoy, usa la tabla viejo → nuevo; lo que ya no existía el 22-oct no está en la tabla.

!!! warning "Superada el 16-oct por la pasada 3" Lo que quedó pendiente de esta pasada (tramo de /BAT_PLUS en In2, vías de /MAIN5V, /SW3_NODE, cobre suelto, cajetín y stackup) está en la pasada 3 — V5.6 y V5.7, junto con los barrenos de la V5.5 y el sensado de RS1. Esta página se conserva como histórico.

Base: tu commit d71098d («changes in v5.6», 13-oct 11:22) en Gitea Helgen-Services/HBox_PCB, rama main. Lo revisamos pad por pad contra la netlist y con un segundo revisor independiente: paridad 100 %, DRC 0 sin conectar, zonas rellenas, U26 bien conectado. Eso está bien. Lo de abajo es lo que falta para poder pedir la tarjeta. Leo cierra KiCad antes de que empieces y no toca hbox-watchdog-v5.* hasta tu push.

Decisión de Leo: la fila de conectores se queda como la dejaste (P4, P6, P8, P2, P11, P10 y F1, JP1, D1, D6, R3, Q2, Rled1, Rgs1, Rigb1, R112, TP6, TP7 no se mueven más). El hueco que quedó arriba a la derecha (x 170–195, y 42–72) se reserva para la fuente de la V5.7: no pongas nada ahí.

Las coordenadas (x, y) en mm son solo para que ubiques rápido; lo que manda es el designator y el pin. Capas: F.Cu y B.Cu son cobre de 1 oz; In1 (plano GND) e In2 (plano 3V3) son de 0.5 oz — ahí no va corriente.

0. Antes de empezar

git pull --ff-only

Si falla, avísale a Leo; no fuerces nada.

1. BLOQUEANTE — red /BAT_PLUS: de P4 pin 1 (batería +) a L6 pin 2 / U6 pin 23 / C35 pin 1

Hoy el camino es: P4.1 (165.1, 44.9) → In1 a 0.5 mm, 10.7 mm → una sola vía 0.8/0.3 en (165.85, 55.25) → B.Cu a 1.0 mm, 53 mm bajando por x≈173–180 → vía (180.1, 100.8) → In2 1.5 mm → vía (180.0, 109.6) → L6.2. Antes de tu pasada era B.Cu 1.5 mm de punta a punta. La pista de In1 aguanta ~0.5 A y por ahí pasan 1.4 A de carga y picos de 2–4 A de respaldo.

Corrección:

1. Sal de P4.1 directamente en B.Cu a 1.5 mm (2.0 mm si cabe); borra los tres tramos de /BAT_PLUS en In1 (P4.1 → (165.1, 52.7) → (165.85, 53.45) → (165.85, 55.25)).
2. Ensancha todo el tronco B.Cu de 1.0 a 1.5 mm hasta la vía (180.1, 100.8) y de ahí hasta L6.2, U6.23 y C35.1.
3. Nada de /BAT_PLUS en In1 ni In2. Los tramos de 1.5 mm que ya venían de V5.5 por capa interna — In2 (178.8, 102.2)→(179.9, 109.6) hacia L6.2, e In1 (156.2, 99.9)→(172.8, 106.3) hacia U6.23 / C35.1 — pásalos a F.Cu/B.Cu. Si junto a U6 no hay espacio, mínimo duplica las vías de entrada y salida de cada tramo.
4. Cada cambio de capa de /BAT_PLUS: 2 vías 0.6/0.3 o una 1.0/0.5, nunca una sola 0.8/0.3.
5. La rama de 0.5 mm que va a R5 pin 1 (sensado de tensión, 134.9, 63.0) está bien así; déjala.

2. Red /MAIN5V (VSYS del LTC4040, 2.5 A en respaldo): de U6 pines 1 y 24 a P11 pin 1, JP6 pin 1, Q7 pines 5–8, C32/C33/C34 pin 1 — venía de V5.5

Hoy U6.1/24 salen por un cuello F.Cu de 0.3 mm → vía 0.3 en (153.2, 110.9) → In1 a 1.0 mm, 15 mm (153.2, 110.9)→(160.8, 110.9)→(166.1, 116.2) → vía 0.3 → F.Cu. Todo en serie para todas las cargas.

Corrección: saca VSYS de U6.1/24 por F.Cu o B.Cu a ≥1.5 mm (ancho del pad, sin cuello de 0.3 mm) hasta C34.1 (167.5, 112.9), C32.1 / C33.1 y Q7.5–8; 2 vías por cambio de capa; borra el tramo de In1. La subida a P11.1 (123.7, 44.6, borde superior) y a JP6.1 (138, 50) a ≥1.0 mm en capa externa.

3. Red /SYS5V hacia el buck del módem: de K1 pin 2 / P11 pin 2 / JP6 pin 2 a U7 pin 2 (VIN), C119/C120/C121 pin 1 y U12 pin 2 — venía de V5.5

Hoy, justo debajo del relé K1 (155.8, 52.1), hay un tramo In2 a 0.5 mm, 9 mm (158.6, 57.9)→(156.5, 57.9)→(154.2, 60.2)→(154.2, 63.1)→(153.6, 63.7) en serie, y después 31 mm de F.Cu a 0.5 mm hasta U7.2.

Corrección: ruta externa a 1.0–1.5 mm desde K1.2 hasta C119.1 / C120.1 / C121.1 (entrada de U7, 144–145, 110–114) y a U12.2 (141.8, 88.0); 2 vías por transición; borra el tramo de In2; ensancha los 0.5 mm de F.Cu a 1.0 mm.

4. Red /SW3_NODE (nodo de conmutación del buck del módem): U7 pin 8 → L7 pin 1 (+ Cbst2 pin 2, Dbk2 pin 1 DNP) — venía de V5.5

Hoy corre 12.9 mm por In1 a 0.5 mm con dos vías 0.3 ((136.0, 105.0)→(142.7, 111.7)→(142.7, 115.1)).

Corrección: solo F.Cu, lo más corto posible y ≥1.0 mm de U7.8 (141.9, 115.9) a L7.1 (133.7, 102.2); si hace falta, acerca L7 a U7 (L7 sí se puede mover; U7 no). Nada del nodo SW en capas internas.

5. In1 (plano de masa) limpio bajo U16 (el MCU, 123, 63)

Pasa a B.Cu (está casi vacía en esa zona) estas pistas que hoy van por In1 debajo de U16:

• /NTC_CELL: de C125.1 / R114.1 (114.4, 51–53) a U16.25 (122.8, 57.6) — pendiente desde la pasada 1 ((114.4, 52.2)→(119.2, 52.2)→(123.0, 56.0)).
• /I2C_SDA: tramo In1 de ~31 mm entre U26.2 y el bus (U16.59, R31.2).
• /I2C_SCL: tramo In1 de ~29 mm entre U26.12 y el bus (U16.58, R30.2).
• /ACC_INT1: tramo In1 de ~30 mm entre U26.5 (94.1, 44.9) y U16.62 (125.8, 68.9). Meta: In1 sin pistas de señal dentro del courtyard de U16.

6. Colgantes (los marca el DRC como «extremo sin conectar»)

• Vía /24V en (181.04, 64.08), junto a C22 (179.6, 58.9): borrar.
• Tramo /BAT_PLUS en B.Cu (181.5, 100.8)→(180.1, 100.8), 1.4 mm, resto del tronco viejo junto a la vía de L6: borrar.
• Tramo /3V3_ETH en In2 (105.2, 47.9)→(104.7, 48.3), 0.6 mm, junto a P10 (105.6, 44.6): borrar.

7. Acelerómetro U26 y serigrafía

• C128 (10 µF, 89.6, 41.8) está a 0.5 mm del borde: muévelo a ≥1 mm del borde (JLC pide 1 mm). U26, C126, C127 se quedan donde están.
• Si puedes sin mover U26: acerca C126.1 al U26.7 (VDD) y C127.1 al U26.3 (VDDIO); hoy están a 3.4 / 3.1 mm, meta ≤2 mm. No es bloqueante.
• Textos de referencia encimados en pads (DRC «serigrafía sobre cobre»): «Rig1» sobre el pad 2 de Rigb1 (131.4, 50.4) y «Rled1» sobre el pad 1 de D5 (122.9, 49.9). Mueve los textos; también «Cbst2» bajo la silueta de U7 (143.2, 115.2) si da tiempo.

8. Datos del proyecto (PCB y esquemático, 5 minutos)

• Archivo → Ajustes de página en el PCB y en el esquemático: Rev 5.6, fecha de hoy (hoy dicen Rev 3.0 y fechas de agosto/julio).
• Archivo → Configuración de la placa → Capas físicas: In1 e In2 a 0.0175 mm (0.5 oz); dieléctricos del stackup JLC04161H-7628: 0.2104 / 1.065 / 0.2104 mm. Hoy dice 0.035 mm en las cuatro capas y por eso la calculadora de ancho engaña.
• Esquemático: borra la X de «sin conexión» que está sobre U10 pin 14 (SDA, 549.91, 149.86 en la hoja) — el pin sí está conectado al bus; la X es un resto.
• Esquemático: JP1–JP6, TP1–TP7 y MOD1 → propiedades del símbolo → marcar «Excluir de la lista de materiales» (no tienen LCSC y JLC los rechaza al importar la BOM).

9. Cierre

1. B (rellenar zonas). Plano 3V3 de In2 en una sola pieza (hoy sí).
2. DRC con «Rellenar zonas» y «Comprobar paridad con el esquemático»: 0 sin conectar, 0 paridad (solo los PF sin huella), 0 colgantes*. Los 85 «huella no coincide con la librería» son ruido de librería; no los toques.
3. Resalta las redes /BAT_PLUS, /MAIN5V, /SYS5V, /SW3_NODE con F.Cu y B.Cu apagadas: no debe quedar ningún tramo visible en In1 ni In2.
4. Commit y push:

git add hbox-watchdog-v5.kicad_pcb hbox-watchdog-v5.kicad_sch hbox-watchdog-v5.kicad_pro
git commit -m "V5.6 pasada 2: BAT_PLUS/MAIN5V/SYS5V/SW3 en capas externas, In1 limpio bajo U16, colgantes, rev 5.6, stackup 0.5 oz"
git push

Avísale a Leo con el hash. Claude vuelve a revisar pad por pad y genera Gerber/BOM/CPL.

Lo que NO hay que hacer

• No mover U6, U4, D19, U18, U7, U16, U26, P1–P11 ni cambiar la pasta del EP de U6 (6 ventanas 0.95×0.85, 50 %, intencional).
• No poner componentes en la cara inferior; pistas en B.Cu sí.
• No cambiar valores ni huellas (eso es del esquemático y lo hace Leo). Excepciones: lo de §8.
• No ocupar la esquina superior derecha (x 170–195, y 42–72): es de la V5.7.