hbox-docs/docs/hardware/re-auditoria-19oct.md

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title: "Re-auditoría de producción — V5.6, V5.7 y v6 (19-oct-2026)"
tags: [project-drogheda, hardware, hbox, einarboard, v5.6, v5.7, v6, auditoria, produccion, pedido, layout, t30]
project: Project Drogheda
author: Helgen Technologies (auditoría: Claude; revisión: Leo)
date: 2026-10-19
version: 1.0
status: ACTIVO — re-auditoría sobre HBox_PCB 4f4681f (pasada 3 de Michelle + arreglo del merge) · actualización 19-oct tarde: falta C129 en VSYS de U6 (ver la clasificación de la V5.6) · para V5.6 y V5.7 sustituye el veredicto del 16-oct; la v6 sigue con su auditoría del 16-oct y el plan de fines de semana (rev. 1.1)
audience: Leo, Michelle (layout), Jesús (banco), Aldair (fabricación), Adriana (PM)
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# Re-auditoría de producción — V5.6, V5.7 y v6 · 19-oct-2026

!!! warning "Designadores de antes del 22-oct (T43)"
    Este documento conserva los designadores que tenía la tarjeta en su fecha. Desde el 22-oct (T43) la V5.6, la V5.7 y la v6 traen otros, y varios nombres viejos ahora son otra pieza: en la V5.6 y la V5.7 el LTC4040 es U14 (antes U6); en la v6, U6 es el módem y el LTC4040 es U17. Para leerlo contra la tarjeta de hoy, usa la [tabla viejo → nuevo](designadores-t43-22oct.md#8-tablas-viejo-nuevo); lo que ya no existía el 22-oct no está en la tabla.

**La pregunta (Leo, 19-oct 13:59):** «Los cambios ya están; hagamos la auditoría de todas las tarjetas.»

**Archivos auditados.** Todos de HBox_PCB `4f4681f` (19-oct, 12:06). Se trabajó sobre copias en `kicad/_to_delete/audit-20261019/`; los archivos de trabajo no se tocaron.

| Tarjeta | Proyecto KiCad | Último cambio | `.kicad_pcb` |
|---|---|---|---|
| V5.6 | `hbox-watchdog-v5` | `240e2c3` (arreglo del merge, sobre la pasada 3 de Michelle `be30764` → `00a9af4` → `13af8f3`) | `96b41eb4…` |
| V5.7 | `hbox-watchdog-v57` | `f3f35f4` (pasada 3 de Michelle, 17-oct) | `94b50fc6…` |
| v6 | `hbox-watchdog-v6` | `00a9af4` (Michelle, 17-oct) | `6b4d1512…` |

!!! danger "Veredicto: todavía no se manda a fabricar ninguna, pero a la V5.6 le falta una hora"
    - **V5.6 — casi lista.** La pasada 3 cerró lo grande:
        - `/BAT_PLUS` ya no va por In2;
        - `/3V3_MODEM` va a 1.0 mm;
        - el EP de U7 tiene 4 vías;
        - no quedan cobres sueltos;
        - el sensado Kelvin de RS1 sigue intacto.

        Con el script **T30** (5 min, Leo) y **≈ 1 h de Michelle** queda lista para Gerber/BOM/CPL y el **piloto de 5**.
    - **V5.7 — avanzó mucho, todavía no.** Ya replica la pasada 2 de la V5.6, y el EP y el FB de U25 quedaron bien. Falta:
        - **bloqueante:** `/SYS5V` sigue 10.9 mm por **In2 a 0.5 mm** bajo K1, en serie con el buck del módem;
        - **importante:** la fuente U25 todavía tiene el lazo de entrada de 52 mm² y el nodo SW de 48 mm².

        ≈ **½ día de Michelle** después de T30, y luego los **5 prototipos**.
    - **v6 — sin avance en los bloqueantes.** El commit del sábado solo agregó 15 vías de tierra. Los 8 bloqueantes del 16-oct siguen abiertos. T25 y T28 siguen aplicando sin cambios (probado hoy en una copia). El plan de fines de semana se recorre una semana: **24–25 oct y 31 oct–1 nov; pedido del piloto ≈ 2-nov** ([plan rev. 1.1](v6-plan-fines-de-semana.md)).

!!! warning "Actualización 19-oct (tarde): a la V5.6 le falta un punto crítico"
    Al revisar el archivo de trabajo de las 18:59 apareció uno que esta re-auditoría no tenía: **U6 (LTC4040) no tiene capacitor en sus pines VSYS**. El más cercano, C34, está a 11.5 mm. Viene así desde la V5.5.

    A la «hora de Michelle» hay que sumarle **C129**: un 10 µF 0603 junto a los pines 1/24, sin mover piezas, reacomodando 3 pistas delgadas. Clasificación completa de lo que queda: [**▶ V5.6 — qué es crítico y qué se puede quedar**](v56-clasificacion-19oct.md).

!!! success "T30 — script listo y probado (V5.6 y V5.7)"
    `kicad/tools/t30_v56_v57_mecanicos.py` hace todo lo mecánico que quedaba:

    - **Vías en paralelo:** 1–2 vías en cada cambio de capa de potencia que tenía una sola. V5.6: 18 vías en 10 lugares; V5.7: 21 en 11.
    - **V5.7, tierras:** 11 vías GND en la entrada y salida de U25.
    - **Vías «micro»:** las 4 se vuelven vías normales; la de 0.1 mm pasa a 0.5/0.3.
    - **V5.7, limpieza:** borra 12 cobres sueltos.
    - **Conexión sólida** en los EP.
    - **BOM y CPL:** JP/TP/MOD1 fuera, en el PCB y en el esquemático.
    - **Cajetín y stackup.**

    **Probado en copias en la Mac** (Python 3.14, DRC de KiCad 10.0.4 con zonas rellenadas y paridad):

    - **V5.6:** el mismo DRC de hoy, infracción por infracción.
    - **V5.7:** desaparecen las 6 de cobre suelto.
    - **Las dos:** 0 errores nuevos, 0 sin conectar y el ERC igual.

    Comandos en la [pasada 4](v56-v57-layout-pasada-4.md#0-antes-de-empezar-leo-10-min).

## 1. Resumen

| | V5.6 → 113 pzas | V5.7 → 327 pzas | v6 → 130 + reemplazos |
|---|---|---|---|
| Qué cambió desde el 16-oct | Pasada 3 de Michelle (17 y 19-oct) + limpieza de Leo (viernes, `2889ba2`) | Pasada 3 de Michelle (17-oct) | 15 vías GND (17-oct) |
| DRC hoy (KiCad 10.0.4, zonas rellenadas, paridad) | 3 errores (MH7/MH9/MH10 dentro de MOD1: por diseño), 0 sin conectar, paridad solo PF* | igual + 6 cobres sueltos | 0 errores, 0 sin conectar, 149 avisos de ancho |
| Con T30 | sin infracciones nuevas | −6 (el cobre suelto) | — (T25 + T28: solo los 14 errores esperados de MH4) |
| Bloqueantes | — | `/SYS5V` por In2 bajo K1 | los 8 del 16-oct |
| Importantes que quedan a mano | L7/nodo SW, salida VSYS de U6, 3 vías sencillas | lo mismo que V5.6 + fuente U25 (lazo, nodo SW) + 1 vía más | toda la lista L-1…L-67 |
| Para quedar lista | T30 + ≈ 1 h | T30 + ≈ ½ día | 2 fines de semana + firmware + IFT |
| Siguiente paso | Gerber/BOM/CPL → piloto de 5 | 5 prototipos (ECO §6) | fin de semana 1: sáb 24-oct |

![V5.6 después de T30: lo que queda a mano](img/2026-10-19_Drogheda_V5.6-Pendientes-tras-T30_v1.0.png)

## 2. El merge del lunes: qué pasó y cómo evitarlo

**Qué pasó.** El lunes a las 11:14 el commit `40decf8` (merge de Michelle) guardó marcadores de conflicto de git dentro de los dos PCB: 33 bloques en V5.6 y 93 en V5.7, y KiCad ya no los abría.

- **El origen.** La rama de Michelle salió de `f65c830` (T27). Mientras tanto, el auto-sync de las 18:00 del viernes (`2889ba2`) subió otros cambios de esos mismos dos archivos, guardados en la Mac de Leo.
- **El arreglo.** Leo lo resolvió en `240e2c3` y el mismo día agregó `.gitattributes` con `merge=binary` (`4f4681f`). Con eso git ya no mezcla archivos de KiCad línea por línea.

**Verificación de este arreglo (hoy, por objeto/UUID).**

- **V5.6** = el PCB de Michelle (`13af8f3`) menos exactamente 4 pistas y 2 vías sueltas: `/SYS5V` ×2, `/3V3_ETH` y `/BAT_PLUS`, y las vías `/BAT_PLUS` (165.85, 55.25) y `/NTC` (161.01, 93.30). Son los 6 de A10. Ninguna huella, pista o vía más cambió.
- **V5.7** = el PCB de Michelle (`f3f35f4`) idéntico byte por byte.
- **Lo que se descartó:** los cambios del viernes en la V5.7 (`2889ba2`: R121, `/BAT_PLUS`, `/MAIN5V` y `/FB_PWRIN` por otra ruta). Michelle hizo ese mismo trabajo de otra forma. Quedan en el historial.

**Para que no se repita:**

1. **El auto-sync de las 18:00 no debe subir archivos de KiCad.** Fue el que creó la rama paralela. Opciones: excluir `03-Architecture-Hardware/kicad/` (el submódulo) del auto-sync, o que solo suba `*.md`, imágenes y `hbox-docs/`.
2. **Una persona por tarjeta a la vez.** Antes de abrir un PCB: `git pull --ff-only`. Al terminar: commit y push de inmediato, y avisar en Mattermost («suelto V5.7»).
3. **Scripts (T25…T30) solo con KiCad cerrado y el árbol limpio** (`git status` sin cambios). Los corre Leo; Michelle hace `git pull` después.
4. **El mensaje del commit debe decir lo que se hizo de verdad.** `be30764` y `13af8f3` copian el mensaje sugerido en las instrucciones («vías MAIN5V/U7…»), pero las vías de `/MAIN5V` (A4) no se hicieron. Claude audita el cobre, no el mensaje; aun así, el mensaje es lo que lee quien busca en el historial.

## 3. V5.6 punto por punto

Columnas: estado al 16-oct (después de T27), hoy (`240e2c3`) y con T30. Las medidas son del cobre, con zonas rellenadas.

| Punto | 16-oct | 19-oct (hoy) | Con T30 | Falta |
|---|---|---|---|---|
| A1 barrenos | ✅ | ✅ (MH4: `/I2C_SCL` en In1 a 2.7 mm del centro, aceptado) | ✅ | — |
| A2 sensado Kelvin de RS1 | ✅ (T27) | ✅ VIN y CLN | ✅ | no tocar |
| A3 `/BAT_PLUS` P4 → L6 | 8.5 mm por In2; 2 vías sencillas | **0 mm en capas internas**; 1 vía sencilla junto a L6 | ✅ 3 vías | — |
| A4 `/MAIN5V` → P11 | 103 mm de B.Cu a 1.0 mm, 1 vía sencilla; 131 mV a 2.5 A | F.Cu/B.Cu de 1.0–1.5 mm; **6 vías sencillas** en serie; 109 mV | ✅ 0 vías sencillas | salida VSYS de U6 (→ pasada 4, A-2) |
| A5 `/3V3_MODEM` | 0.5 mm, 101 mV a 2 A | **1.0 mm, 51 mV** | ✅ | — |
| A6 L7 junto a U7 | L7.1 a 8.8 mm de U7.8 | 7.1 mm; nodo SW 13 mm a 0.7 mm **+ 18 mm hasta Dbk2** | — | **≤ 5 mm** (→ A-1) |
| A7 EP de U7 | 0 vías | **4 vías** | ✅ (conexión sólida) | — |
| A8 vías de 0.1 mm | 2 | 1 (y era «micro», ver §5.1) | ✅ 0.5/0.3 | — |
| A9 `/VEH5V` P2 → RS1 | 9.9 mm a 0.5 mm; 3 vías sencillas; 166 mV | **≥ 0.8 mm**; 3 vías sencillas; 150 mV | 2 vías sencillas | (162.6, 113.0) y la de RS1 (→ A-4, A-5) |
| A10 cobre suelto | 6 | **0** | ✅ | — |
| A11 cajetín, stackup, BOM | Rev 3.0, stackup genérico, JP/TP/MOD1 en el BOM | igual | ✅ Rev 5.6, JLC04161H-7628, fuera de BOM/CPL | — |
| A12 puertos | decisión de Leo | sin decidir | — | **decisión** (§7) |
| A13 cierre | — | 3 errores de MOD1 sin excluir | igual | excluirlos (→ A-6) |
| `/SYS5V` a U7 y U12 | — | 3 vías sencillas en serie (P11.2 → U7.2: 55 mΩ) | 1 vía sencilla (141.2, 108.6) | → A-3 |

**Total para la V5.6 después de T30:**

- L7 y Dbk2;
- la salida VSYS de U6;
- 3 vías;
- las exclusiones del DRC.

Instrucciones con coordenadas: [pasada 4, parte A](v56-v57-layout-pasada-4.md#parte-a-v56-hbox-watchdog-v5-1-h).

## 4. V5.7 punto por punto

![V5.7 después de T30: lo que queda a mano](img/2026-10-19_Drogheda_V5.7-Pendientes-tras-T30_v1.0.png)

| Punto | 16-oct | 19-oct (hoy) | Con T30 | Falta |
|---|---|---|---|---|
| B1 barrenos | ✅ | ✅ | ✅ | — |
| A2 sensado Kelvin de RS1 | ✅ (T27) | ✅ | ✅ | no tocar |
| B2 `/BAT_PLUS` | 58 mm por In1/In2; 3 vías sencillas; 219 mV a 3 A | **B.Cu de 1.5 mm**; 1.9 mm de restos en In1/In2; 1 vía sencilla; 104 mV | ✅ sin restos, 3 vías | — |
| B2 `/MAIN5V` | 15 mm por In1 | **0 en capas internas**; 6 vías sencillas en serie hacia P11 | ✅ 0 vías sencillas | salida VSYS de U6 (→ B-4) |
| B2 `/SYS5V` bajo K1 | 10.9 mm por In2 a 0.5 mm | **igual**: 81 mΩ en serie con U7 y U12 (≈ 120 mV a 1.5 A) | — | **bloqueante** (→ B-1) |
| B2 `/SW3_NODE` | 12.8 mm por In1 | **0 en capas internas**; L7.1 a 7.0 mm de U7.8; 17 mm hasta Dbk2 | — | ≤ 5 mm (→ B-3) |
| B2 `/ACC_INT1`, C128, vía `/3V3` suelta, «Rig1» | por corregir | ✅ (C128 a 1.15 mm del borde) | ✅ | — |
| B2 serigrafía | 3 textos encimados | U7/Cbst2 todavía encimados | — | → B-8 |
| B3.1 EP de U25 | 0 vías | **6 vías** | ✅ conexión sólida | — |
| B3.2 divisor de FB | R121 a 19 mm; nodo FB de 35 mm | **R121/R122 a 0.6 mm; nodo FB de 3 mm** | ✅ | — |
| B3.3 lazo de entrada | 55 mm² | 52 mm²; 0 vías GND junto a C149/C150 | 2 vías GND por capacitor | **< 30 mm²** (→ B-2) |
| B3.4 nodo SW | L22.1 a 10 mm de D34.1 (centros); 47 mm² | igual (48 mm²) | — | **≤ 25 mm²** (→ B-2) |
| B3.5 GND junto a D34 | 1 vía | 1 | ✅ 4 vías | — |
| B3.6 `/VEH5V` L22 → RS1 | 4 vías sencillas; 116 mV | 6 vías sencillas; 116 mV | 3 vías sencillas | (168.0, 110.6), (162.9, 113.2) y la de RS1 (→ B-6, B-7) |
| A5 `/3V3_MODEM` | 0.5 mm, 106 mV | **1.0 mm, 51 mV** | ✅ | — |
| A7 EP de U7 | 0 vías | **4 vías** (1 adentro y 3 en la orilla del pad) | ✅ conexión sólida | — |
| A8 vía de 0.1 mm | 2 | 1 («micro») | ✅ | — |
| A11 cajetín, stackup, BOM | Rev 5.7; stackup genérico; JP/TP/MOD1 en el BOM | igual | ✅ | — |
| B5 cobre suelto | 1 vía | **6** (3 vías `/BAT_PLUS`, 1 vía `/NTC`, 2 tramos) | ✅ 0 | — |

**Total para la V5.7 después de T30:**

- `/SYS5V` fuera de In2;
- el reacomodo de C149/C150 y L22;
- lo mismo que la V5.6 (L7/Dbk2, VSYS de U6, vías);
- la serigrafía de U7/Cbst2.

Instrucciones: [pasada 4, parte B](v56-v57-layout-pasada-4.md#parte-b-v57-hbox-watchdog-v57-medio-dia).

## 5. Hallazgos nuevos de esta revisión

### 5.1 Cuatro vías declaradas «micro» (V5.6 y V5.7)

**Qué pasa.** Cuatro vías vienen de la V5.5 con el tipo «microvía»:

- `/3V3` (158.715, 75.05);
- GND (137.375, 71.8) y (130.555, 54.43);
- la de `/NTC`, la de 0.3/0.1 mm.

**Por qué importa.** JLC no hace microvías en una tarjeta estándar de 4 capas. Además, el DRC las revisa con las reglas de microvía (mínimo 0.2/0.1 mm) y no con las de vía normal (0.5/0.3): por eso nunca marcó el barreno de 0.1 mm.

**Corrección.** T30 las convierte en vías normales: las tres de 0.8/0.3 se quedan del mismo tamaño y la de `/NTC` pasa a **0.5/0.3**. Para 0.6/0.3 no hay lugar sin acercarse a otras redes. Con eso el DRC de la copia no cambió.

Las cuatro se quedan donde estaban, con la separación que ya tenían. La GND (130.555, 54.43) está a 0.15 mm de `/IGN_IN` y `/5V_SENSE` en F.Cu y en In1: cumple el mínimo de la tarjeta (0.15 mm), pero no la regla de HV24 (§5.4).

### 5.2 El nodo SW del buck del módem llega hasta Dbk2 (V5.6 y V5.7)

**Qué pasa.** Dbk2 (SS34, sin montar: U7 es síncrono) cuelga del nodo SW con **17–18 mm de pista** desde L7.1. Es una antena de conmutación sin terminar, a un lado del ArduSimple.

**Corrección.** Al acercar L7 (A6), poner Dbk2 junto a L7.1 / U7.8 con ≤ 3 mm de cobre. La otra opción es quitarlo del esquemático (decisión de Leo, §7).

### 5.3 La salida VSYS de U6 sale por dos pistas de 0.3 mm (V5.6 y V5.7)

**Qué pasa.** Los pines 1 y 24 de U6 (VSYS) llegan a la vía (153.19, 110.88) con pistas de 0.3 mm de 1.6 y 2.3 mm (en V5.7, de 0.25–0.3 mm). Por ahí pasa todo el 5 V cuando la tarjeta va en batería, y la entrada del cargador cuando hay 24 V.

**Corrección.** Polígono de ≥ 1 mm desde los pines hasta la vía y 2 vías más junto a ella (→ A-2 / B-4).

### 5.4 La clase HV24 no se aplica (V5.6 y V5.7)

**Qué pasa.** Los patrones de la clase son `/24V_IN`, `24V`, `IGN_IN` y `Q10_GATE`. Solo el primero lleva la `/` inicial que KiCad pone en los nombres de red. Así, `/24V`, `/IGN_IN` y `/Q10_GATE` quedan en *Default* y la regla de 0.5 mm del `.kicad_dru` nunca se revisa:

- el relleno de GND queda a 0.15 mm de esas redes;
- hay 46 (V5.6) y 48 (V5.7) pares de pista, pad o vía a menos de 0.5 mm.

**Qué tan grave es.**

- **Cobre cubierto por máscara o en capas internas:** 0.15 mm cumple IPC-2221 (B4 y B1: ≤ 0.13 mm hasta 100 V).
- **Pads expuestos:** no cumple. Para terminales sin recubrimiento IPC-2221 (A6) pide 0.25 mm hasta 30 V y 0.4 mm hasta 50 V. Hay **12 pads** de esas redes a 0.15 mm del relleno de GND en V5.6 y **11** en V5.7: P1.3, Rig1.1, Q10.1/.3, DzG1.1/.3, Rrp1.1, C10.1 y C22.1 en las dos; además C11.1, Ren1.1 y U2.7 en V5.6, y C149.1, C150.1 y U25.2 en V5.7.
- Es un riesgo de confiabilidad a largo plazo (humedad, salinidad, migración), no de arco. La V5.5 en campo tiene lo mismo.

**Recomendación.**

- **Piloto (5 + 5):** dejarlo así.
- **Antes del pedido grande (113 / 327):** corregir los tres patrones y dejar la regla de HV24 en **0.4 mm solo en F.Cu y B.Cu** (A6 hasta 50 V: cubre los 32 V máximos de la V5.7). En capas internas basta el mínimo de 0.15 mm.
- **Qué implica:** el relleno de GND se aparta solo al rellenar; el DRC marca el resto: 19 lugares en V5.6 y 14 en V5.7. Casi todos están en la entrada de ignición (131.0, 54.4) y, en V5.6, en el buck del ventilador U2 (180–187, 65–74); en V5.7, en el divisor de EN de U25 (182, 70–72). Es ≈ 1 h por tarjeta.

### 5.5 Otros, menores

- **BOM:** el 10 nF 0603 sigue con dos códigos (C1589 y C57112). Unificarlo con el del BOM básico de JLC.
- **V5.7 `/24V`:** 2 vías sencillas en serie hacia U25: (182.68, 65.8) y (184.0, 121.8). Con 24 V llevan ≤ 0.8 A, así que se aceptan. Con 9 V serían ≈ 1.9 A: agregar una vía en cada una si sobra tiempo.
- **Cobre interno que se acepta:** `/SW_IN` (F1 → Q1, la alimentación del ArduSimple) va 86 mm (V5.6) y 95 mm (V5.7) por In2 a 1.0 mm. Son ≈ 85–95 mΩ con 0.5 oz: a 0.3 A, ≈ 27 mV y < 5 °C de calentamiento. `/IGN_IN` (≈ 116 mm por In1) solo lleva la corriente del divisor de ignición.

## 6. Qué hace T30

![T30: vías en paralelo y tierras (ejemplos)](img/2026-10-19_Drogheda_T30-Vias-en-paralelo_v1.0.png)

| # | Qué | V5.6 | V5.7 |
|---|---|---|---|
| 1 | Vías 0.6/0.3 en paralelo a cada vía sencilla de `/BAT_PLUS`, `/MAIN5V`, `/SYS5V` y `/VEH5V` | 18 vías, 10 lugares | 21 vías, 11 lugares |
| 2 | Vías GND junto a la tierra de C149/C150/C153/C154 y al ánodo de D34, cada una con su tramo de 0.5 mm al pad | — | 11 vías |
| 3 | Vías «micro» → normales; `/NTC` 0.3/0.1 → 0.5/0.3 | 4 | 4 |
| 4 | Borra cobre suelto (3 vías `/BAT_PLUS`, 1 vía `/NTC`, restos de `/BAT_PLUS` en In1/In2, tramo de `/3V3_MODEM`) | — | 12 elementos |
| 5 | Conexión sólida a la zona: EP de U7 (y en V5.7: EP de U25, D34.2, C149.2, C150.2, C153.2, C154.2) | 1 pad | 7 pads |
| 6 | JP1–JP6, TP1–TP7 y MOD1: «Excluir de BOM» y «Excluir de posiciones» en el PCB y en el esquemático | 14 | 14 |
| 7 | Cajetín (PCB y esquemático); stackup JLC04161H-7628 con internas de 0.5 oz (antes, el genérico de KiCad con internas de 1 oz) | Rev 5.6 | fecha |

**Cómo se eligieron las vías.**

- **Ubicación:** cada vía nueva va sobre una pista existente de la red o junto a ella, y se une a la vía original en F.Cu y B.Cu con tramos cortos de 0.8–1.0 mm.
- **Tamaño:** 0.6/0.3, menor que el 0.8/0.4 que la clase PWR_HI trae por omisión (el DRC no lo exige), porque 0.8 no cabía sin acercarse a otras redes. Cada vía de 0.3 mm lleva ≈ 1 A (cálculo conservador), y en cada cambio de capa quedan 2–3 en paralelo.
- **Separación:** ≥ 0.23 mm de cualquier red ajena en las 4 capas (la regla de la tarjeta es 0.15 mm).
- **Lo que se evita:**
    - hilos de sensado y derivaciones delgadas de la misma red;
    - pads (sin vía en pad);
    - el espacio entre los pads de una pieza (sin vías debajo de piezas).
- **Comprobación:** con T30 aplicado, ningún tramo de esos caminos depende ya de una sola vía. V5.6: `/BAT_PLUS` P4 → L6 y `/MAIN5V` → P11. V5.7: lo mismo y 3 de las 6 de `/VEH5V`.
- **Dónde no hay lugar seguro**, T30 no pone nada y queda para Michelle: la vía de entrada de RS1 (zona de T27), las que están entre U6 y Q7, y la de U7.2.

**Seguridad del script.**

- Prueba en seco por defecto.
- Respaldos `.T30bak`.
- Aborta si cualquier vía o pista de referencia ya no está donde se auditó.
- Correrlo dos veces no hace nada la segunda.
- Cada vía GND nueva lleva su tramo propio al pad: sin eso, KiCad le cambiaba la red a `/3V3` al abrir el archivo, por el relleno viejo de In2 (se vio en la primera prueba y ya está corregido).

## 7. Decisiones para Leo

| # | Decisión | Recomendación |
|---|---|---|
| D-19-1 | **Puertos en V5.6/V5.7** (A12, pendiente desde el 16-oct): U32, D39, R147, CTS a GND, J10.8 a GND, LED de actividad. | Decidir **hoy**: si van, que entren al piloto (≈ 2–3 h de esquemático + ½ día de layout por tarjeta). Si no, el piloto se prueba con las mitigaciones de firmware y el RS-485 no se usa en buses compartidos. |
| D-19-2 | **Dbk2** (SS34 sin montar, del buck del módem). | Moverlo junto a L7.1 (5 min, sin tocar el esquemático). Quitarlo solo si nunca se va a montar. |
| D-19-3 | **Auto-sync de las 18:00.** | Excluir el submódulo `kicad/` (§2). |
| D-19-4 | **Clase HV24** (§5.4). | Dejarla como está para el piloto. Antes de las 113/327: corregir los patrones y poner HV24 en 0.4 mm en capas externas (≈ 1 h de layout por tarjeta). |

## 8. v6

**Qué cambió el sábado** (`00a9af4`, comparado objeto por objeto contra `2612891`): solo **15 vías GND nuevas**, nada más.

| Medida | 16-oct | 19-oct |
|---|---|---|
| Vías GND | 81 | 96 (meta ≥ 400) |
| Cobertura de In1 bajo la RF LTE de F.Cu | 26 % / 42 % | 56 % / 80 % |
| Vías GND junto a D34 | 0 | 1 (meta ≥ 4) |
| Celdas de 20 mm sin vía | 6 de 35 | 3 de 35 |
| Distancia de la tierra de F.Cu a la vía más cercana (mediana / máx.) | 7.7 / 28.8 mm | 6.2 / 24.2 mm |
| DRC | 253 avisos, 0 errores | igual |

**Los 8 bloqueantes siguen abiertos** ([auditoría v6 del 16-oct](v6-auditoria-produccion-16oct.md)):

1. U25 con el código del AP64350.
2. Sin barrenos.
3. 5 V por In1/In2 a 0.5 mm.
4. Cargador U6.
5. Fuente U25.
6. RF del módem por In1.
7. Vías de tierra.
8. Stackup.

**T25 + T28 siguen aplicando.** Se corrieron hoy sobre una copia de `00a9af4`:

- **T25:** 5 barrenos.
- **T28:** 131 cambios, sin UUIDs perdidos.
- **DRC de la copia:** los únicos errores nuevos son los 14 de MH4 (3 de separación al barreno, 2 de NPTH dentro del courtyard de D23/D24 y 9 de máscara), más avisos de huella modificada.

**Calendario.** El plan sigue igual, recorrido una semana: fines de semana **24–25 oct** y **31 oct–1 nov**, pedido del piloto el **lun 2-nov**, G2 ≈ **22-nov** ([plan rev. 1.1](v6-plan-fines-de-semana.md)). Lo que no se puede atrasar: **las pre-órdenes en JLC** (THVD1410DR, TPS7A2033PDBVR, J14) y la decisión D-v6-1 (strap de PA9).

## 9. Siguientes pasos

| Cuándo | Quién | Qué |
|---|---|---|
| **Lun 19-oct** | Leo | Correr T30 en V5.6 y V5.7, DRC, subir ([comandos](v56-v57-layout-pasada-4.md#0-antes-de-empezar-leo-10-min)); decidir D-19-1…4 |
| Lun 19 – mar 20 | Adriana / Leo | Pre-órdenes de la v6 en JLC |
| **Mar 20-oct** | Michelle | Pasada 4, parte A (V5.6, ≈ 1 h) → push |
| Mar 20 | Claude | Re-auditoría de la V5.6 + **Gerber/BOM/CPL** del piloto de 5 |
| Mar 20 – mié 21 | Michelle | Pasada 4, parte B (V5.7, ≈ ½ día) → push |
| Mié 21 | Claude | Re-auditoría de la V5.7 + archivos de los 5 prototipos |
| Mié 21 – jue 22 | Leo / Aldair | Pedido: 5 V5.6 + 5 V5.7 (vías del EP de U6 *Epoxy Filled & Capped*, rayos X en U6) |
| En paralelo | Leo + Claude | Firmware 0.7.0 (`board_v56.h`): sin él, el piloto no puede probar el ciclo de 10 s, Ethernet de campo ni los puertos |
| **Sáb 24 – dom 25** | Michelle / Leo | v6, fin de semana 1 ([plan rev. 1.1](v6-plan-fines-de-semana.md)) |

## 10. Cómo se hizo

- **DRC y ERC:** KiCad 10.0.4 (`kicad-cli pcb drc --schematic-parity --refill-zones --severity-all`; `sch erc`) en copias con las tablas de librerías del proyecto, para comparar infracción por infracción antes y después de T30.
- **Historial:** los PCB de `f65c830`, `2889ba2`, `be30764`, `00a9af4` y `13af8f3` se extrajeron de git (solo lectura). Se compararon por UUID con un script propio (huellas, pistas, vías, zonas y textos, sin los rellenos).
- **Medidas:** script propio sobre el cobre rellenado:
    - cobre en serie entre dos pads (cada tramo y vía cuya falta desconectaría la ruta), con resistencia y calentamiento por IPC-2221;
    - vías de corte (las que, si se quitan, separan la red);
    - topología Kelvin de RS1 cortando el pad;
    - distancias de pad a pad;
    - lazo caliente por centros de pad.
- **Resistencias:** 1 oz en F.Cu/B.Cu y 0.5 oz en In1/In2, el cobre del JLC04161H-7628 (el stackup que deja T30). Al pedir, confirmar ese stackup.
- **T30:** las posiciones de las vías se calcularon con separación a todo el cobre ajeno en las 4 capas. Se probó en la Mac sobre copias de los archivos de trabajo y se comparó el DRC infracción por infracción. Después, en la copia, se volvieron a medir las series de cobre y las vías de corte.
- **v6:** comparación por UUID contra el commit del 16-oct; T25 + T28 en una copia con DRC.
- **Verificación independiente:** un segundo revisor, con su propio lector del PCB, volvió a medir 14 afirmaciones de este documento. Confirmó 12; las otras 2 quedaron corregidas aquí: la separación de las vías «micro» convertidas (§5.1) y los patrones de HV24 (§5.4).