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title	date	version	status	author	audience
Revisión independiente del pedido a JLCPCB: EinarBoard V5.6 y V5.7	2026-10-26	1.0	PARA DECISIÓN DE LEO. Piloto: NO-GO hoy, GO en cuanto se cierren A1 a A6. Volumen: NO-GO hasta que el piloto pase la compuerta de banco con el firmware 0.7.0-pre.	Helgen Technologies (revisión independiente: Claude)	Leo (decide y paga), Aldair (paquete y pedido), Adriana (compras), Jesús (banco)

Revisión independiente del pedido a JLCPCB: V5.6 y V5.7

26-oct-2026. Archivos revisados: HBox_PCB en 9a6f250. Los archivos de la V5.6 y la V5.7 no cambian desde d19c832. Paquetes HBOX_v5_Rev6_PROD y HBOX_v5_Rev7_PROD del 23-oct, 09:08. Existencias de JLC leídas en vivo el 26-oct a las 22:40.

Pregunta: ¿qué puede hacer que el pedido falle? Se buscaron tarjetas que no funcionen, que no se puedan ensamblar, que no quepan o que se queden esperando piezas. Todo se revisó otra vez. Las conclusiones de las auditorías del 22 al 26-oct se tomaron como algo por comprobar, no como dato.

1. Veredicto

	Piloto (5 piezas)	Volumen (costeo del 26-oct)
V5.6 (hbox-watchdog-v5 / HBOX_v5_Rev6_PROD)	NO-GO hoy. GO en cuanto se cierren A1 a A6 (§4)	NO-GO para las 135 hasta pasar la compuerta de banco (§8)
V5.7 (hbox-watchdog-v57 / HBOX_v5_Rev7_PROD)	NO-GO hoy. GO en cuanto se cierren A1 a A6 (§4)	NO-GO para las 365 hasta pasar la compuerta de banco (§8)

!!! success "Lo que está bien, y está muy bien" - El paquete es la tarjeta. Se regeneró desde los archivos del repositorio con el mismo Fabrication Toolkit. Los 15 Gerber y taladros salen idénticos salvo la línea de fecha. El BOM y el CPL salen idénticos byte por byte. - El CPL coincide con el PCB en las 226 y 229 piezas, en posición, cara y rotación. - T43 no cambió el netlist y T44/T44b solo cambiaron la serigrafía. Se comprobó por estructura, no por fecha. - DRC: 3 errores, que son los NPTH de MOD1 excluidos por diseño. 0 sin conectar y 0 de paridad. ERC con 0 errores. - Barrenos y contorno iguales al Gerber de la V5.5 que sí se fabricó. Solo falta MH11. - board_v56.h coincide con el netlist en los 31 pines que define.

!!! danger "Lo que impide pagar hoy" 1. Faltan piezas en JLC aun para el piloto. De 6 piezas de la V5.6 y 7 de la V5.7 no hay existencia ni para 5 tarjetas: STM32F411RET6 (2), AP64350SP-13 (1), SC7A20TR (2), AO4406AL (0), MWSA0804S-4R7MT (0), 12.4 kΩ 1 % (1) y, en la V5.7, SRP1265A-100M (0). JLC no arranca un pedido con faltantes. La auditoría del 22-oct dijo «GO hoy» con la base local de JLC del 1-ago. 2. El CPL manda 21 piezas (V5.6) y 20 (V5.7) con una rotación que no coincide con la huella que JLC tiene para esa pieza. Entre ellas está el LTC4040 U14, girado 180°, y los 5 capacitores polarizados, invertidos. - La V5.5 se mandó con las mismas rotaciones en el LTC4040, los electrolíticos, el DPAK, el TMP102 y el JST del 5 V; la V4, en el LTC4040 y los electrolíticos. Esas tarjetas funcionan, así que JLC (o quien revisó el visor) las corrigió. - No hay que depender de eso. Un LTC4040 girado 180° asienta perfecto en sus pads y solo se nota por el punto de pin 1. 3. No existe firmware para estas tarjetas (0.7.0). Sin él, el piloto no se puede evaluar. Hay que empezarlo ya, no cuando lleguen.

!!! note "Verificación de Claude (26-oct, 23:40) sobre esta revisión" - Rotaciones: confirmadas con otro script. Se repitió la comparación con código propio, pad por pad y viendo qué es cada pad: - En las huellas de JLC de C1, C14, C30, C68 y C73, el pad 1 es el «+» (la serigrafía de JLC lo marca), igual que en KiCad. - En los LED de JLC, el pad 1 es el ánodo; en KiCad es el cátodo. - Resultado: las mismas 21 (V5.6) y 20 (V5.7) correcciones del CPL propuesto, y los LED se quedan como están. - Una corrección más: la posición de Q6. Con la rotación ya corregida, la huella de JLC del IRFR5305 queda 1.9 mm corrida hacia la pestaña: su origen es el centro del encapsulado y el de KiCad no. Las patas de G y S quedarían en la orilla de sus pads. El CPL propuesto ya trae Q6 con Mid Y = −119.987 (antes −118.09), en las dos tarjetas. En KiCad se fija con FT Position Offset = -1.897,0. Las demás piezas quedan a ≤ 0.3 mm de sus pads. - Existencias: confirmadas. Se releyeron en vivo a las 23:36 desde la Mac: son las mismas cifras de la §6.6. - De paso, la v6. Sus tres piezas de pre-orden ya tienen existencia en JLC: THVD1410DR 7 306, TPS7A2033PDBVR 150 147 y SF72S006 11 661. Para las 20 del piloto de la v6 ya no hace falta pre-ordenarlas; hay que releer el día del pedido.

!!! tip "Ajustes de Claude a las acciones, para que el piloto sea igual al volumen" - A1, por el camino (c) y con script (T46). Claude agrega FT Rotation Offset a las 21/20 piezas y FT Position Offset a Q6, en el esquemático y en el PCB. Luego regenera Rev6/Rev7 y comprueba que el CPL nuevo sea igual al propuesto. - Solo cambian campos; el cobre no se toca. - Se corre con KiCad cerrado y con el visto bueno de Leo. - Así el piloto y el volumen salen del mismo paquete y nadie tiene que girar piezas a mano en el visor. - A2: el STM32F411RET6 en consigna, en el mismo envío que el AP64350, en lugar de cambiar al RCT6. - El AP64350 ya obliga a esperar la consigna, así que no cuesta días. - El piloto queda con la misma memoria que el volumen: el mapa de flash de FOTA (D-22-6) es de 512 KB. - El RCT6 queda como plan B. - A2: alternas que también sirvan para el volumen. La LIS2DH12TR (22 109 en existencia) alcanza para las 500 y es la pieza original de ST: mejor que pre-ordenar la SC7A20. La AO4406A (C2944312, 31 017) también alcanza. - L2, la bobina de U13. U13 baja de /SYS5V (4.8–5.3 V) a 3.33 V, con ciclo de trabajo de 0.63 a 0.70. - Con menos inductancia sube la pendiente de bajada de la corriente. En control por corriente pico, eso le quita margen contra la oscilación subarmónica. - Con la de 3.3 µH, revisar en el banco a 4.8 V de entrada (respaldo) con escalón de carga. - La de 6.8 µH (C17700169, 276 en existencia) es la opción con más margen para el piloto. - A8, una revisión más en una V5.5. Ver que la muesca de P2 (5 V), P4, P6, P8, P11 y P14 esté como dice la serigrafía. - Si JLC no las corrigió en la V5.5, los arneses se armaron para esa posición, y en una V5.6/V5.7 bien armada el 5 V entraría al revés. - De paso, ver el punto del pin 1 de U6 y la franja de C10, C3, C43, C78 y C103. Confirma que JLC sí corrigió la V5.5 a mano. - Headers de MOD1 para el piloto. Tener 10 juegos a la mano (4 por tarjeta, 32 pines) y soldarlos al llegar las tarjetas: JLC no los pone.

2. Matriz de riesgos (si se pagara hoy como está)

S = severidad y P = probabilidad, de 1 a 5. Ordenados por S × P.

#	Riesgo	Tarjeta	S	P	S×P	Mitigación (acción)
R1	Faltantes en JLC (7 piezas) bloquean incluso el piloto	ambas	4	5	20	A2: alternas verificadas (§6.6) y consigna del AP64350
R2	0.7.0 no existe: el piloto llega y no se puede probar (ni siquiera enciende el módem)	ambas	4	4	16	A7: 0.7.0-pre antes de que lleguen las tarjetas
R3	Pedir el volumen antes del banco. La V5.5 tuvo un defecto de diseño que solo salió en banco: el módem no arranca en batería, lo que obligó a hacer la V5.6. La V5.5 y la V4 tuvieron además puentes de soldadura en el LTC4040	ambas	5	3	15	No pagar volumen; pre-ordenar sus piezas en paralelo (§7)
R4	U14 LTC4040: el CPL dice 90° y la pieza de JLC necesita 270°. Girado 180° = tarjeta muerta, y el QFN no se retrabaja fácil	ambas	5	2	10	A1 (rotación) y revisión del pin 1 en «Confirm production file»
R5	C1, C14, C30, C68 y C73 invertidos: los polímeros se ponen en corto y el de 50 V ventea a 24 V	ambas	5	2	10	A1
R6	Headers de MOD1 (32 pines) fuera del BOM: 16 000 soldaduras a mano en las 500	ambas	2	5	10	B6: presupuestarlo o pasarlo al BOM en la siguiente revisión
R7	Arneses: los JST del borde superior se movieron 12 a 38 mm (J10 de la V5.7, 66.6 mm). Con T43 cambiaron los nombres (P2 → J16, P4 → J5…)	ambas	3	3	9	A8
R8	La existencia y el precio cambian antes de pagar (el STM32 pasó de 6 a 2 en una tarde)	ambas	3	3	9	Releer existencias el día del pago
R9	D20, U8 y U12 van a 90° de lo correcto. JLC tiene que escoger una de dos; si escoge mal, VBUS ↔ GND o V+ ↔ GND	ambas	4	2	8	A1
R10	J16 (5 V de la Mean Well), J3, J4 y J10 (JST THT) quedan a 180° de la huella de JLC: arnés con polaridad invertida	V5.6 (J16) · ambas	4	2	8	A1 y revisión del visor THT
R11	Si no se pide «Epoxy Filled & Capped», 11 vías (V5.6) y 19 (V5.7) quedan en pads: EP de U14, U13, U9 y U15, y en la V5.7 también C74, C75 y D21	ambas	4	2	8	A3
R12	U13 (y U15 de la V5.7): EP con 100 % de pasta sobre 4 a 6 vías → la pieza flota y las patas quedan abiertas	ambas	3	2	6	A3 (rayos X si JLC lo ofrece); pasta al 60–70 % en la siguiente revisión
R13	Una alterna trae su propia huella de JLC (la SC7A20HTR necesita +90°; la C970679 tiene el mismo problema que C73)	ambas	3	2	6	A2: revisar la rotación de toda alterna
R14	Inductores MWSA0804S sobre pads SRU8028 de 3.2 mm; la huella de JLC para esa pieza usa 5.5 mm. Ya probado en la V5.5; vibración en grúas	ambas	2	2	4	Banco; huella IND-SMD_MWSA0804S en la siguiente revisión
R15	U15 MP1584 (ventilador) en /24V: opera hasta 28 V y la TVS recorta entre 36.7 y 53 V. Bien solo con la fuente regulada del gabinete	V5.6	3	1	3	Manual de instalación
R16	EN de U15 (TPS54360B) flotando a 0.15 mm de /24V (R78/R79 DNP; EN aguanta 8.4 V)	V5.7	3	1	3	T42b, o poblar R78/R79
R17	production/netlist.ipc es el de la V5.7. Subirlo con la V5.6 da un falso «corto» en la prueba eléctrica	V5.6	2	1	2	A5

Arriba: cómo colocaría JLC su huella de biblioteca con la rotación que trae hoy el CPL. En rojo, la huella de JLC y su pin 1 (×). En gris, los pads de la tarjeta y su pin 1 (●). Abajo, en verde, la rotación corregida. Huellas tomadas de la biblioteca de JLC/EasyEDA por código LCSC.

3. Lo que contradice a las auditorías anteriores

1. «GO al piloto de 5 + 5, hoy» (auditoría final, 22-oct). Hoy no se puede: 7 piezas no alcanzan ni para 5 tarjetas (§6.6). Esa auditoría usó la copia local de la base de JLC del 1-ago.
2. «Rotación de U7, U25, U26 y L22 (easyeda2kicad), nunca fabricadas» (P-3 y R2 del 22-oct). Esas cuatro, hoy U13, U15 (V5.7), U1 y L4 (V5.7), tienen la rotación correcta. Salen de la misma biblioteca de JLC, así que coinciden por construcción: U13, U1 y L4 con error menor a 0.01 mm. U15 queda a 0.2 mm porque su huella se copió de la del AP64350 (EP de 3.2 × 2.5 mm; la de JLC para el TPS54360B trae 2.0 × 2.0). El riesgo real está en huellas de la biblioteca de KiCad donde la tabla genérica del Fabrication Toolkit no coincide con la pieza concreta de JLC:
   • QFN: la tabla suma +90 y este LTC4040 necesita +270.
   • CP_Elec: la tabla suma +180 y estos tres capacitores necesitan 0.
   • SOT-23-6, SOT-563, DPAK y los JST XH.
   • La lista completa está en el §6.3.
3. Costeo del 26-oct: «SC7A20: una alterna pide huella y firmware». No es así. La LIS2DH12TR (C110926, 22 109 en existencia) usa la misma huella LGA-12 y la misma rotación. La SC7A20HTR (C19274408, 85 021) usa la misma huella con +90° en el CPL. El driver todavía no existe, así que no hay firmware que cambiar.
4. Costeo del 26-oct: «cada tarjeta es un pedido aparte, colocados el mismo día». Choca con el NO-GO de volumen de la auditoría final, que esta revisión confirma. Y aunque se pagara, el volumen no arrancaría: faltan STM32, AP64350 y SC7A20 para 500.
5. Costeo: «MOD1 y J8/J9 son zócalos». J8 y J9 (XBee) sí están en el BOM y JLC los suelda. MOD1 no: los 4 headers del simpleRTK2B (32 pines) no los compra ni los suelda JLC. Al costeo le falta ese material y esa mano de obra.
6. Paridad. La auditoría habla de «13 de paridad (PWR_FLAG)»; hoy son 0. Se comprobó que la paridad sí corre: un valor cambiado a propósito en una copia la dispara.

4. Antes de pagar el piloto (A1 a A9)

#	Acción	Quién	Tiempo
A1	Corregir las rotaciones del CPL (y la posición de Q6). Hay tres caminos: (a) subir el CPL propuesto HBOX_v5_Rev6_PROD_positions_PROPUESTA-rotaciones.csv / …Rev7… (§6.3; ya trae la posición de Q6) y revisar en el visor; (b) subir el CPL de siempre y girar a mano en el visor las piezas de la tabla del §6.3; (c) lo permanente: agregar el campo FT Rotation Offset (columna de la tabla) a esas huellas, en el esquemático y en el PCB, y regenerar. En cualquier caso, con «Confirm production file» activado, revisar en la imagen final de JLC: pin 1 de U14, D20, U8, U12 y Q6; la franja negra (−) de C1, C14, C30, C68 y C73 opuesta al «+» de la serigrafía; la pestaña de los JST J1–J4, J10 y J16 del lado del contorno de la serigrafía. No girar los LED D1 y D13–D17: JLC numera sus pads al revés que KiCad, pero la polaridad ya sale bien.	Aldair · Leo	30 min
A2	Resolver los faltantes del piloto (tabla del §6.6): STM32F411RCT6 (C222222), LIS2DH12TR (C110926), AO4406A (C2944312), MWSA0804S-3R3MT (C17700166), SRP1265A-150M (C189912) o -6R8M (C2041326) y 12.4 kΩ C22865. El AP64350SP-13 no tiene alterna pin a pin con existencia: comprarlo a un distribuidor (Digi-Key, Mouser, Future) y mandarlo en consigna, o pedirlo por Global Sourcing de JLC. Es la ruta crítica del piloto. Revisar la rotación de cada alterna en el visor.	Adriana (compra) · Leo (decide)	1 día; AP64350 ≈ 1 semana
A3	Opciones de la PCB: 4 capas, 1.6 mm, JLC04161H-7628, ENIG, Via covering: Epoxy Filled & Capped (obligatorio) y «Confirm production file». En las notas de ensamble, rayos X en U14 y en U1; en U13 (y U15 de la V5.7) si JLC lo ofrece.	Aldair · Leo	10 min
A4	Releer existencias y precios en el carrito el mismo día del pago. Esta lista es de las 22:40 del 26-oct.	Aldair	10 min
A5	No subir production/netlist.ipc: es el de la V5.7 y no lo pide JLC.	Aldair	—
A6	Dejar un solo renglón por código LCSC, unificando el Value: C45783, C25803, C17700171 (V5.6) y C5440143 (V5.7) salen hoy en dos renglones cada uno. Así JLC no cobra dos cargas de alimentador ni pregunta. Los conectores también se repiten por su nombre de función (C158012 en 4 o 5 renglones; C5160226, C7095263, C2925557 y C83205 en 2); unificarlos es opcional.	Leo	10 min
A7	Arrancar 0.7.0-pre ya: MODEM_EN en PC3, ignición por ADC, NTC_CELL, umbrales LFP y EFCR del SC16IS752. Si se usa el STM32F411RCT6, compilar para GENERIC_F411RCTX: la emulación de EEPROM usa el último sector, en 0x08020000, y el binario tiene que quedar abajo de 128 KB; 0.6.3 pesa 99.6 KB.	Leo + Claude	1–2 días
A8	Actualizar procedimientos y etiquetas de arneses a los designadores de T43 (J16, J5, J3, J4, J2, J1, J10) y medir en una V5.5 si los arneses alcanzan las nuevas posiciones (§6.7).	Jesús	½ día
A9	Preparar el banco de la compuerta (§8): fuente de 9 a 32 V con límite de corriente, carga electrónica, osciloscopio, cámara térmica y paquete LFP.	Jesús	½ día

5. Antes de pagar el volumen (B1 a B7)

• B1. El piloto pasa la compuerta del §8 en al menos 4 de 5 tarjetas de cada versión, y en todas las pruebas de seguridad (polaridad, rieles, temperatura). Si algo falla: corrección y otro piloto, no retrabajo de 500.
• B2. Las rotaciones quedan corregidas en KiCad (A1-c) y el paquete se regenera. El volumen no debe depender de que alguien gire 20 piezas a mano en el visor.
• B3. Pre-ordenar ya, en paralelo al piloto, las piezas exactas del volumen al inventario de JLC: STM32F411RET6, AP64350SP-13, SC7A20 o LIS2DH12, AO4406, MWSA0804S-4R7MT (o la alterna que pase el banco) y SRP1265A-100M. Así el volumen arranca el día que pasa el banco, y la espera del piloto se traslapa con la de las piezas.
• B4. Apartar el LTC4040 (2 211 en existencia para unas 520 V5.x más 60 v6) y el SC16IS752, que son las piezas caras de una sola fuente.
• B5. Decidir T42b (clase HV24 con los patrones con diagonal) antes del volumen. No es riesgo eléctrico a 32 V o menos; es la regla del equipo.
• B6. Headers de MOD1: comprar 500 juegos y presupuestar 16 000 soldaduras a mano, o pasarlos al BOM (4 huellas PinSocket en lugar de MOD1) en la siguiente revisión.
• B7. 0.7.0 de campo completo: ciclo de 10 min, driver del SC16IS752 y Ethernet de campo.

6. Hallazgos por tema

6.1 El paquete es la tarjeta ✅

• Gerber y taladros. tools/fab_package.py, el mismo Fabrication Toolkit, se corrió sobre copias del proyecto con .kicad_pro, .kicad_dru y bibliotecas en _to_delete/review-20261026/fab_v5 y fab_v57. Salieron 15 de 15 archivos idénticos a los de los zip del repositorio. Solo cambian CreationDate y «Created by … date».
• BOM y CPL, idénticos byte por byte:
  • V5.6: zip cb1ea9cc…, BOM 41f28dff…, CPL af3f0acb….
  • V5.7: zip 4bb4f9cd…, BOM 33483b65…, CPL 25220589….
  • Tarjetas: ee846ebe… y 1f6bf63c…, iguales al HEAD; el árbol de git está limpio.
• CPL contra PCB. Se reprodujo el cálculo del plugin desde el .kicad_pcb: ancla en SMD, centro de pads en THT y tabla de rotaciones.
  • 226/226 y 229/229 piezas sin diferencia de posición (< 2 µm), de cara (todo arriba) ni de rotación.
  • Fuera del CPL y del BOM, como debe: JP1–JP6, TP1–TP7, MH1–MH6, MOD1, R37 (DNP) y, en la V5.7, R78/R79 (DNP).
• BOM contra esquemático. Paridad 0, incluidos valor, huella, LCSC y DNP. Los 96 y 105 códigos (107 y 115 renglones) existen en JLC y coinciden en valor, voltaje y paquete con la descripción de la pieza.
• Piezas THT que JLC cotizará y soldará:
  • V5.6: 19 piezas, 120 uniones por tarjeta: J1–J16, K1, SW1 y SW2. J7 y J13 son los USB4085 de pines pasantes.
  • V5.7: 18 piezas, 118 uniones (sin J16).
  • Las cifras cuadran con el costeo: 16 200 / 135 y 43 070 / 365.

6.2 DRC, ERC y paridad (copias con proyecto, relleno, paridad y todos los errores de pista)

	V5.6	V5.7
Errores	3 npth_inside_courtyard (MH2, MH4 y MH5 dentro de MOD1; excluidos en el .kicad_pro por T34/T36, y las 3 exclusiones apuntan exactamente a esos 3)	3, los mismos
Avisos	87 lib_footprint_mismatch · 6 lib_footprint_issues (biblioteca MountingHole no instalada) · 2 silk_edge_clearance (contorno de MOD1 fuera del borde, igual que en la V5.5) · 1 silk_over_copper (MOD1 sobre MH6)	89 · 6 · 2 · 1
Sin conectar · paridad	0 · 0	0 · 0
ERC	0 errores; 17 lib_symbol_mismatch, 7 lib_symbol_issues, 1 cabo de cable de 0.033 mm	0 errores; 19 · 7 · 1

Lo que el .kicad_pro apaga (ignore): missing_courtyard, footprint_type_mismatch, footprint_filters_mismatch, track_not_centered_on_via y tuning_profile_track_geometries. Se revisó por fuera:

• Todas las piezas colocadas tienen courtyard.
• Ninguna tiene el atributo SMD/THT en contra de sus pads.
• No hay nada sin conectar.

Nada útil queda escondido. Las reglas bajadas a aviso (hole_to_hole, copper_sliver, isolated_copper, track_dangling…) no aparecen ni una vez.

6.3 Rotación y polaridad: lo que verá JLC

Método. Para cada código LCSC se bajó la huella que JLC usa para esa pieza (biblioteca de JLC/EasyEDA). Se giró con la rotación del CPL, en sentido antihorario visto desde arriba, como el resto del flujo de JLC, y se comparó pad por pad con la tarjeta.

• Validación. Donde la tabla del Toolkit es conocida y buena, el método da exactamente lo que se fabricó bien en la V5.5: STM32 (LQFP-64), W5500, SC16IS752, PCF8574, TRS3232E, SP3485, MP1584, AO4406A, los SOT-23 y el SOT-223. El error va de 0.003 a 0.26 mm, que son las diferencias normales entre dos dibujos de la misma huella.
• Ya correctas tal como están:
  • Las huellas easyeda2kicad: U13, U1 y, en la V5.7, U15 y L4.
  • Todos los diodos SMD (cátodo en el pad 1 en las dos bibliotecas) y los LED.
  • L1–L4, J5, J6, J7, J11, J12, J13, J15, F1, F2, los cristales de 25 y 3.6864 MHz y todas las R y C no polarizadas.

Ref	Pieza	CPL hoy	JLC necesita	FT Rotation Offset	Si JLC lo deja como dice el CPL
U14	LTC4040 QFN-24 (VQFN-24…-BL)	90	270	+180	Girado 180°: el pin 1 cae en el pad 13, con VIN sobre BSTFB → tarjeta muerta. No se nota en los pads, solo en el punto de pin 1
C1	100 µF en /3V3_ETH	0	180	+180	Invertido
C14	220 µF polímero en /VEH5V	180	0	+180	Invertido → corto: sin 5 V
C30	220 µF polímero en /3V3_MODEM	0	180	+180	Invertido → riel del módem en corto
C68	220 µF polímero en /SW_5V	0	180	+180	Invertido → etapa RTK en corto
C73	47 µF/50 V en /24V	180	0	+180	Invertido a 24 V → se calienta y ventea
D20	USBLC6-2SC6 (SOT-23-6)	180	270	+90	90°: no asienta. Si JLC lo corrige a 90° y no a 270°: VBUS ↔ GND
Q6	IRFR5305 (DPAK)	90	270	+180 y FT Position Offset = -1.897,0	180°: la pestaña cae sobre los pads de G/S (JLC lo ve). Aun con 270°, la huella de JLC queda 1.9 mm corrida: Mid Y va de −118.09 a −119.987 (verificación de Claude)
U8, U12	TMP102 (SOT-563)	0	270	+270	90°: no asienta. Si se corrige mal: V+ ↔ GND y SCL ↔ ADD0
J16	JST XH 2P, 5 V de la Mean Well (V5.6)	0	180	+180	Conector al revés → el arnés mete el 5 V invertido
J3, J4	JST XH 2P ventilador / LED del panel	0	180	+180	Ventilador y LED con polaridad invertida
J10	JST XH 4P RGB	270 (V5.6) / 0 (V5.7)	90 / 180	+180	LED RGB externo al revés
J1, J2	JST XH 2P interruptores	0	180	+180	Sin efecto eléctrico (contactos secos)
J8, J9, J14, K1	Zócalos y header simétricos; relevador	0, 0, 90, 0	+270	+270	90°: sin efecto (simétricos, o el relevador solo entra de una forma); solo dispara la pregunta de JLC
Y4	Cristal de 32.768 kHz	270	90	+180	Sin efecto (no polarizado)

En la V5.7 es igual, menos J16, que no existe, y J10 (0 → 180). Con el CPL propuesto, el mismo método da 0 desajustes en las dos tarjetas.

Por qué funcionaron la V5.5 y la V4 con las mismas rotaciones. La V5.5 llevó:

• U6 (LTC4040) a 90.
• C10 (47 µF/50 V en /24V) a 180, y C3, C43, C78 y C103 con la misma regla de +180.
• Q10 (DPAK) a 90.
• U4 (TMP102) a 0.
• P2 (JST del 5 V) a 0.

Todas son idénticas a las de hoy. La V4 llevó también U6 a 90 y C10 a 180. Si JLC las hubiera colocado tal cual, ninguna V5.5 encendería a 24 V. Las corrigió alguien en la revisión de ingeniería o en el visor. Las correcciones de 90° son obvias, porque la pieza no asienta. Las de 180° en piezas simétricas (QFN, capacitores, JST) dependen de que alguien mire la marca de pin 1 o de polaridad.

6.4 Pasta, vías en pad y el QFN

Pieza	EP: pasta	Vías en el EP	Vías que tocan la pasta	Lectura
U14 LTC4040 (QFN 0.5 mm)	48 % (6 ventanas de 0.95 × 0.85 mm)	3 × 0.6/0.3	2	Bien con Epoxy Filled & Capped y rayos X. Con vías solo tapadas por máscara regresan los puentes de la V5.5/V4
U13 AP64350 (SO-8 EP)	100 %	4 × 0.8/0.3	4	Tapadas, no se vacían, pero sobra soldadura: la pieza puede flotar y dejar patas abiertas
U15 TPS54360B (V5.7)	100 %	6 × 0.8/0.3	6	Igual que U13
U9 / U15 MP1584 (V5.6)	62 %	2	1–2	Bien con vías tapadas

• Vías en pads pasivos (V5.7). C74 y C75 (47 µF de salida de U15) y D21 (B560C) también tienen vías en el pad. Otra razón para que «Epoxy Filled & Capped» sea obligatorio.
• Máscara. Las ventanas salen 1:1 con el pad, sin expansión.
  • Así las presas entre pines quedan de 0.25 mm (U14), 0.22 mm (U1), 0.20 mm (LQFP) y 0.15 mm (TMP102).
  • Si JLC expande 0.05 mm por lado, el TMP102 se queda sin presa, igual que en la V5.5, que salió bien.
• Vías y orilla. Todas las vías son de 0.3 o 0.4 mm, compatibles con el relleno. El cobre más cercano queda a 0.5 mm o más del borde.

6.5 Eléctrica: cambios recientes y ruta de potencia

• T42a, se comprobó contra el historial de git (5c24f50 → 51a2cc6). Cambiaron solo:
  • Los campos de BOM documentados.
  • /IGN_IN a 0.3 mm, con su vía recorrida 0.35 mm.
  • En la V5.7, la segunda vía de /SYS5V.
• Las tres piezas que cambió T42a:
  • D18 SMBJ33CA (C83325): DO-214AA sobre D_SMB, bidireccional, VRWM 33 V, VBR 36.7 V y VC 53.3 V.
  • U10 TRS3232EIDR (C308878): SOIC-16 angosto, igual que la huella, y el mismo pinout del MAX3232.
  • 22 µF C45783: 0805, 25 V, solo en rieles de 5 V o menos.
• T43 (51a2cc6 → e13d074):
  • Mismas 247 y 252 huellas por UUID.
  • Ningún pad ni geometría cambió.
  • La partición pad → red es idéntica: 241 y 242 redes, de las que 56 solo cambian de nombre (unconnected-(…), /Q10_GATE → /Q6_GATE, /MODEM_EN_U7 → /MODEM_EN_U13, /Q6_BASE → /Q5_BASE).
  • Pistas, vías, zonas y relleno idénticos. El netlist no cambió.
• T44/T44b (e13d074 → d19c832): solo serigrafía (238 y 243 huellas y 18 gráficos de la cara superior). Cobre, máscara, pasta, taladros y setup idénticos.
• Puntos de ajuste, recalculados desde el netlist:

Bloque	Componentes	Resultado
LTC4040, corriente de carga	R58 1.43 kΩ	2000 V / 1430 Ω = 1.40 A
LTC4040, límite de entrada	R68 10 mΩ (Kelvin)	25 mV / 10 mΩ = 2.5 A
LTC4040, PFI	R59 270k / R60 100k	1.19 × 3.7 = 4.40 V cae / ≈ 4.51 V sube
LTC4040, VSYS en respaldo	R65 499k / R64 100k	0.8 × 5.99 = 4.79 V
LTC4040, química	JP3 2-3, JP4 1-2 y JP5 1-2, puenteados de fábrica	F2 F1 F0 = 0 0 1 → LFP 3.50 V
AP64350, módem	R50 100k / R51 31.6k · R57 100k a GND	3.33 V; apagado por omisión
TPS54360B (V5.7)	R80 57.6k / R77 10.2k · R75 162k · C77 100 nF · D21 B560C	5.32 V · ≈ 600 kHz · EN flotante (R78/R79 DNP)
MP1584 Ethernet / ventilador	R46/R47 · R76/R77	3.33 V · 4.99 V
Ignición en PA5	R15 22k / (R16 22k ∥ R6 3.3k) + D2 BAT54 a 3V3	× 0.1154: 12 V → 1.38 V, 24 V → 2.77 V, 32 V → 3.69 V, recortado por D2. Leerla por ADC, como dice board_v56.h

• LTC4040 contra la hoja de datos (LTC4040 rev. B). Coinciden las fórmulas y la tabla:
  • F2 F1 F0 = 001 → LiFePO4 3.50 V.
  • R_PROG = 2000 V / I_CHG y R_S = 25 mV / I_SYSLIM.
  • PFI de 1.19 V con 30 mV de histéresis y BSTFB de 0.8 V.
  • El pinout del símbolo propio (Drogheda-sym) coincide pin por pin.
  • VIN opera de 3.5 a 5.5 V, con 6 V de máximo absoluto. Los 5.32 V de la V5.7 están dentro; en la V5.6, no subir el trimmer de la SD-15B arriba de 5.5 V.
  • R18 (5.6 kΩ) está a propósito por debajo de los 10 kΩ de la hoja de datos: sube el corte por calor a ≈ 60 °C, como dice board_v56.h.
• Entrada de la V5.7. F2 3 A lento (125 V) → D18 → Q6 PMOS, con D19 de 15 V y R74 10k. Con el arnés al revés no conduce nada.
• Entrada de la V5.6. No tiene fusible; depende del breaker del gabinete. Su U15 (MP1584) en /24V opera hasta 28 V y la TVS recorta arriba de 36.7 V. Viene igual desde la V5.5; vale solo con la DDR-60G-24 regulada.
• board_v56.h. Los 31 PIN_… coinciden con el netlist de las dos tarjetas. Los pines del MCU que no define son DFU, SWD, BOOT1 y LSE.

6.6 Piezas y existencias (JLC en vivo, 26-oct, 22:40)

La merma se calculó como en el costeo: 2 % + 5 en pasivos y 1 % + 1 en lo demás.

Pieza	LCSC	Existencia	Piloto 5+5	135+365	Qué hacer
STM32F411RET6 (U3)	C94355	2	14	508	Piloto: STM32F411RCT6, C222222 (220; misma huella y rotación; 256 KB, ver A7). Volumen: pre-orden o consigna de RET6
AP64350SP-13 (U13)	C2071691	1	14	508	Sin alterna pin a pin con existencia (AP64350QSP-13: 0). Consigna o Global Sourcing, para el piloto y para el volumen
SC7A20TR (U1)	C5126709	2	14	508	LIS2DH12TR C110926 (22 109; misma huella y rotación; WHO_AM_I 0x33) o SC7A20HTR C19274408 (85 021; +90° en el CPL). O DNP en el piloto
AO4406AL (Q7)	C35349	0	14	508	AO4406A C2944312 (UMW, 31 017) o AO4406AL C5224299 (ElecSuper, 15 326); misma huella y rotación
MWSA0804S-4R7MT (L2)	C17700167	0	14	508	MWSA0804S-3R3MT C17700166 (4 675; misma familia; su huella de JLC coincide mejor) o -6R8MT C17700169 (276). Revisar el lazo del AP64350 en banco
SRP1265A-100M (L4, V5.7)	C840531	0	7	370	SRP1265A-150M C189912 (506) o -6R8M C2041326 (332), mismo cuerpo. A 24 V el rizo queda en 0.46 o 1.0 A p-p; revisar en banco
12.4 kΩ 1 % (R23)	C103261	1	22	521	C22865 (183 079; misma serie 0603WAF)
19.1 kΩ 1 % (R77, V5.6)	C103370	53	11	143	C22897 (35 390) para el volumen
47 µF/50 V (C73)	C165527	62	22	521	C970679 (37 688). Su huella de JLC tiene la misma orientación que la actual: misma corrección de 180°
MWSA0804S-2R2MT (L3)	C17700165	171	14	508	Pre-orden para el volumen
BAT54W (D2)	C131469	551	14	508	Justo para las V5.x, no con la v6: C7502705 (Preferred, 128 275, misma rotación)

• Tipos de pieza. La V5.6 tiene 96 códigos: 42 Basic, 3 Extended «Preferred» y 51 Extended. La V5.7 tiene 105: 42, 4 y 59.
• Precios. Los del costeo coinciden con los de hoy.
• Lista completa: existencias_JLC_2026-10-26.csv.

6.7 Mecánica, conectores y serigrafía

• Contorno y barrenos. El contorno es idéntico al de la V5.5: 140.000 × 100.000 mm en el mismo origen.
• Los NPTH coinciden con el taladro del Gerber de la V5.5 que se fabricó (HBOX_v5_PROD.zip, 21-ago): MH1, MH3 y MH6 de 3.2 mm (base del HBOX), MH2, MH4 y MH5 de 2.75 mm (separadores del simpleRTK2B) y los postes del RJ45.
• Falta MH11 (170.39, 83.8), el de la abrazadera del disipador de la V5.5. Ahí la V5.6/V5.7 tienen ahora R43, pistas de /MODEM_RST y una vía. Comprobar que el HBOX no tenga poste ni tornillo en ese punto.
• Conectores que no se movieron: GX16 (J15), RJ45, los dos USB-C, el zócalo XBee, MOD1, RS-485 y RS-232.
• Conectores que se movieron:

Conector (antes en la V5.5)	V5.6	V5.7
5 V Mean Well (P2 → J16)	12.6 mm	—
Corte (P11 → J2)	12.1 mm	21.5 mm
Batería (P4 → J5)	25.1 mm	38.2 mm
Ventilador (P6 → J3)	17.7 mm	28.9 mm
LED del panel (P8 → J4)	17.4 mm	29.1 mm
RGB (P14 → J10)	1.3 mm	66.6 mm, del borde derecho al superior

• Serigrafía. Dice «EINARBoard 5.6» / «HBOX v5.6 - 2026-10» y «EINARBoard 5.7» / «HBOX v5.7 - 2026-10», y «IGN 24V» / «IGN 12-24V». Todo está bien en cada tarjeta.
• Los textos quedan a 0.8 mm / 0.15 mm, el mínimo absoluto de JLC; JLC recomienda 1.0 / 0.2. La DRC del .kicad_dru no marca ninguno debajo.
• Los JST no tienen leyenda de función y sus nombres cambiaron con T43: ver A8.
• No hay texto «JLCJLCJLCJLC», así que JLC pondrá su número de pedido donde quiera.

6.8 Firmware

• hbox_v5_bringup.ino sigue en 0.6.3 (V5.5 y V4) y no incluye board_v56.h. Con él, el módem de la V5.6/V5.7 nunca enciende y la ignición se lee mal, como dice F-1 del 22-oct.
• Sin 0.7.0-pre, la compuerta del §8 no se puede correr. Es tan crítico como el AP64350.

7. Plan: ¿pedir el volumen antes del piloto?

No. El volumen no puede arrancar antes, y equivocarse en 500 tarjetas cuesta mucho más que esperar.

	Pedir 135 + 365 hoy	Piloto 5 + 5, y volumen al pasar el banco
Dinero expuesto	≈ MX$513 mil aterrizado sin IVA (costeo: US$26 402 a JLC)	Piloto ≈ US$1 600 (≈ MX$30 mil) con envío y mensajería
¿Arranca JLC?	No. Faltan STM32 (2/508), AP64350 (1/508), SC7A20 (2/508), AO4406AL, MWSA 4R7 y SRP1265A	Sí, con las alternas de A2 y el AP64350 en consigna (≈ 1 semana)
Tiempo al volumen liberado	Lo que tarde la pre-orden de piezas (semanas)	Pre-orden en paralelo (B3), más ≈ 3–4 semanas de piloto: pedido 7–10 días, envío y aduana 5–10, banco 5–7. El retraso neto real es de ≈ 1–3 semanas
Si aparece un defecto	Se detecta en 500 tarjetas: · un capacitor o una rotación: ≈ MX$50–100 mil de retrabajo; · el LTC4040 o un defecto de diseño, como el del módem de la V5.5: retrabajo de QFN, tarjetas degradadas o chatarra, hasta MX$513 mil	Se detecta en 10 tarjetas: corrección y otro piloto de ≈ MX$30 mil

Costo esperado. Con 30 a 50 % de probabilidad de un defecto que obligue a retrabajar (la V5.5 tuvo uno de diseño y la V5.5/V4 uno de ensamble en el LTC4040), pedir el volumen a ciegas cuesta ≈ MX$80–200 mil en promedio. El peor caso es MX$513 mil. Un piloto cuesta ≈ MX$30 mil y, si las piezas se pre-ordenan en paralelo, 1 a 3 semanas netas. La recomendación es el piloto, sin duda.

8. Compuerta mínima de banco (5 + 5; pasa con al menos 4 de 5 por versión y con todas las de seguridad)

1. Recepción (las 10). Lupa y rayos X de U14. Revisar contra la tabla del §6.3:
   • la orientación de U14, D20, U8, U12 y Q6;
   • la franja de C1, C14, C30, C68 y C73;
   • la pestaña de J16 y de los JST.
2. Encendido con límite de corriente.
   • V5.6: 5 V en J16 a 0.5 A y 24 V en J15 a 0.2 A.
   • V5.7: 24 V en J15 a 0.5 A.
   • Rieles: VEH5V 5.32 V (V5.7), SYS5V, MAIN5V, 3V3 y 3V3_ETH, todos dentro de ±3 %.
3. 0.7.0-pre por DFU (J7) y SWD. Contestan en I²C:
   • SHT40 0x44;
   • TMP102 0x48 y 0x49;
   • SC16IS752 0x4D;
   • PCF8574 0x20;
   • el acelerómetro 0x18 (WHO_AM_I 0x11 o 0x33).
4. Módem. MODEM_EN da 3V3_MODEM de 3.33 V. El módem registra y hace NTRIP. En batería: 20 cortes de 24 V con el módem transmitiendo, sin reset y con SYS5V arriba de 4.3 V en el osciloscopio.
5. LTC4040. Carga de 1.2–1.4 A y flotación de 3.50 V. 20 cambios de 24 V a batería sin reset. Pausa por NTC en frío y en calor. Temperatura de U14 y L3 a 1.4 A.
6. U15 de la V5.7.
   • Barrido de entrada a 9, 12, 24 y 32 V, con carga de 0 a 2.5 A y escalón de 0.5 a 2.5 A sin oscilación.
   • A 32 V y 2.5 A: U15 abajo de 110 °C y D21 abajo de 100 °C.
   • Polaridad invertida en J15 sin daño.
   • Si se usó una alterna de L4, revisar rizo y escalón.
7. Comunicaciones. Lazo de RS-485 y RS-232, Ethernet 24 h y USB-C del módem (J13 con D20).
8. Ignición por ADC a 12 y a 24 V.
9. Mecánica. Entra en el HBOX con la base de la V5.5 (3 tornillos), sin estorbo en el antiguo MH11, y los arneses alcanzan J5, J3, J4, J2, J16 y J10. Ver 6.7. La tapa cierra con los módulos puestos.
10. 24 h a 45 °C (o en el gabinete) con etapa RTK y módem encendidos.

9. Qué se verificó y cómo

• Copias. Todo se trabajó sobre copias en 03-Architecture-Hardware/kicad/_to_delete/review-20261026/ (Mac) y /home/claude/work/rv26/ (nube).
  • No se tocó ninguna tarjeta, esquemático, paquete ni documento.
  • No se corrió ningún git que escriba. Las versiones de T42a, T43 y T44 se sacaron con git show.
• DRC. tools/t44_drc.py sobre copias con proyecto, relleno, paridad y --all-track-errors.
• ERC. kicad-cli sch erc --severity-all.
• Prueba de que la paridad corre. Un valor alterado en una copia la dispara.
• Fabricación. El Fabrication Toolkit headless (tools/fab_package.py) se corrió sobre copias y se comparó archivo por archivo con los zip.
• Comparación estructural de tarjetas por UUID de huella (scripts/bdiff.py): pads, partición de redes, pistas, vías, zonas, relleno y serigrafía por separado.
• Rotaciones. Huellas de la biblioteca de JLC/EasyEDA (biblioteca oficial de JLCEDA/EasyEDA: lceda.cn · easyeda.com) para los 79 códigos relevantes. Comparación pad por pad con la rotación del CPL (scripts/orient.py) y validación con las piezas que se sabe que salieron bien en la V5.5.
• Existencias, tipo y precio. API pública del buscador de jlcpcb.com, más el detalle de LCSC para los faltantes. Las alternas se buscaron por palabra clave y se revisó su huella de JLC con el mismo método.
• Mecánica. Contorno y NPTH contra el taladro del Gerber de la V5.5 fabricada y posición de los conectores contra el .kicad_pcb de la V5.5 (49b61b9).
• Firmware. board_v56.h contra los pines del MCU en el netlist de las dos tarjetas; estado del .ino en el repositorio de firmware.
• Hojas de datos y referencias consultadas:
  • LTC4040 rev. B (Analog Devices).
  • Especificación de serigrafía de JLCPCB.
  • Compatibilidad del SC7A20H con el LIS2DH12: ESP Component Registry.
  • Valores del TPS54360B y del AP64350 tomados de sus descripciones en JLC y de la auditoría del 22-oct.

Archivos de esta revisión (en el sitio, junto a este documento; el original en 03-Architecture-Hardware/ del repositorio):

• Este documento y la figura (img/2026-10-26_Drogheda_Rotaciones-CPL-vs-JLC_V5.6_v1.0.png).
• CPL propuestos, con las rotaciones del §6.3 y la posición de Q6: V5.6 · V5.7. Son una propuesta: con T46 los reemplaza el paquete regenerado; si se usan tal cual, verificar en el visor.
• Tabla del §6.3 con el FT Rotation Offset: V5.6 · V5.7.
• Existencias de JLC del 26-oct.
• Scripts, DRC y ERC: carpeta kicad/_to_delete/review-20261026/ de la Mac (no se sube al repositorio).