Leopoldo Rodríguez
aabaa2fffb
Co-Authored-By: Claude Opus 5.5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_01QCy5VHMVLkAmftYM6swWmx
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title: "Instrucciones para Michelle — V5.6 y V5.7, pasada 3 (16-oct-2026)"
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tags: [project-drogheda, hardware, hbox, einarboard, v5.6, v5.7, layout, pcb, michelle, barrenos]
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project: Project Drogheda
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author: Helgen Technologies
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date: 2026-10-16
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version: 1.0
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status: ACTIVO — sustituye a la pasada 2 de V5.6 (13-oct) y a la guía de colocación y ruteo de V5.7 (14-oct)
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audience: Michelle (layout), Leo
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# Instrucciones para Michelle — V5.6 y V5.7, pasada 3: barrenos, sensado de RS1 y lo que falta · 16-oct-2026
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Base: **V5.6** = `hbox-watchdog-v5.kicad_pcb`, tu commit `5a93232`; **V5.7** = `hbox-watchdog-v57.kicad_pcb`, commit `a7c0116`. El porqué y los números de cada punto están en la [auditoría de producción del 16-oct](auditoria-produccion-16oct.md). Lo que quedó pendiente de la [pasada 2](v56-layout-pasada-2.md) y de la [guía de V5.7 del 14-oct](v57-colocacion-ruteo.md) está aquí; ya no hace falta abrir esas dos.
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**Orden: V5.6 completa → commit y push → V5.7.** La V5.7 repite casi todo lo de la V5.6 con las mismas coordenadas, más su fuente.
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Reglas de siempre:
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- **In1 (plano GND) e In2 (plano 3V3) son de 0.5 oz: ahí no va corriente.** Las redes de potencia van en F.Cu o B.Cu.
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- Las coordenadas (x, y) en mm son para que ubiques rápido; manda el designator y el pin.
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- Cada cambio de capa en una red de potencia: **2–3 vías 0.6/0.3 (o 0.8/0.3)**, nunca una sola.
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- No mover U6, U16, U26, MOD1, J7/J8 ni la fila de conectores; no tocar la pasta del EP de U6; no poner piezas en la cara inferior (pistas en B.Cu sí).
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- No cambiar valores ni huellas: eso es del esquemático y lo hace Leo. Excepción: lo que Leo apruebe en el punto A12.
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## 0. Antes de empezar (Leo, 10 min)
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Leo mete los 7 barrenos de la V5.5 con el script (KiCad **cerrado**):
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```bash
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cd ~/Documents/Claude/Projects/Drogheda/03-Architecture-Hardware/kicad
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python3 tools/t25_mounting_holes_v55.py hbox-watchdog-v5.kicad_pcb # prueba en seco: lista los 7
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python3 tools/t25_mounting_holes_v55.py hbox-watchdog-v5.kicad_pcb --apply
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python3 tools/t25_mounting_holes_v55.py hbox-watchdog-v57.kicad_pcb --apply
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mv hbox-watchdog-v5.kicad_pcb.T25bak hbox-watchdog-v57.kicad_pcb.T25bak _to_delete/
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git add tools/t25_mounting_holes_v55.py hbox-watchdog-v5.kicad_pcb hbox-watchdog-v57.kicad_pcb
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git commit -m "T25: barrenos de la V5.5 de produccion en V5.6 y V5.7 (MH4-MH11, solo de placa)"
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git push
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```
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Michelle, después del aviso de Leo:
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```bash
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git pull --ff-only
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```
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Si falla, avísale a Leo; no fuerces nada. Al abrir el PCB vas a ver MH4, MH5, MH6, MH7, MH9, MH10 y MH11. **No los muevas** (son los de la placa base del HBOX, del ArduSimple y de la abrazadera del disipador) y no les quites el atributo «No en el esquemático».
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| Ref | Barreno | Centro (x, y) | Zona libre (así estaba la V5.5) |
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| MH5, MH6, MH4 (caja, M3) | 3.2 mm, máscara abierta de 6 mm | (65.2, 45.3) · (65.2, 135.3) · (185.2, 90.3) | **ningún cobre que no sea GND, en ninguna capa, a menos de 3.1 mm del centro** (en F.Cu/B.Cu ese cobre quedaría expuesto bajo la rondana) |
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| MH7, MH9, MH10 (ArduSimple, M2.5) | 2.75 mm | (76.63, 129.9) · (77.9, 81.64) · (128.7, 96.88) | ningún cobre que no sea GND, en ninguna capa, a menos de **2.6 mm** del centro |
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| MH11 (abrazadera, M2.5) | 2.75 mm | (170.39, 83.8) | igual (2.6 mm), y ninguna pieza dentro de ese círculo |
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## Parte A — V5.6 (`hbox-watchdog-v5`)
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### A1. Lo que choca con los barrenos — BLOQUEANTE
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- **MH11 (170.39, 83.8):** **R107** (hoy en (171.8, 83.6)) quedó encima del barreno. Muévela a ≥ 3 mm del centro, de preferencia junto a **J7 pin 5** (174.2, 82.8). Re-rutea `/MODEM_RST_MCU` (hoy (167.8, 82.2)→(169.57, 82.2)→(171.8, 84.42): la broca la corta) y `/MODEM_RST` ((171.8, 82.78)→(174.18, 82.78)) por fuera de 2.6 mm del centro.
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- **MH10 (128.7, 96.88):** `/CHRG_STAT` en In2 pasa a 0.25 mm del borde (tramo (130.47, 96.14)→(117.91, 83.58)): sepárala a ≥ 2.6 mm del centro.
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- **MH4 (185.2, 90.3):** `/I2C_SCL` y `/I2C_SDA` en In1 (verticales en x = 183.0 y x = 187.4) pasan a 1.95 mm del centro, 0.35 mm del borde. No es un corte, pero en la V5.5 estaban fuera de 3.1 mm: aléjalas a eso.
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- MH5, MH6, MH7 y MH9 están libres.
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- El DRC marca **MH7, MH9 y MH10 «dentro del courtyard de MOD1»**: es por diseño (son los barrenos del ArduSimple). Clic derecho → *Excluir esta infracción*.
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### A2. Sensado de RS1 (límite de entrada del LTC4040) — BLOQUEANTE
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Hoy el LTC4040 mide RS1 **más** 19 mm de pista, y por eso limita la entrada a ≈ 1 A en lugar de 2.5 A (auditoría §4). La regla: **la corriente pasa solo por RS1; los pines de sensado se conectan con pista propia directo a los pads de RS1.**
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Piezas: **RS1** pad 1 `/VEH5V` (152.47, 117.24) y pad 2 `/VIN_SW` (149.54, 117.24) · **U6.6** VIN (154.50, 114.12) · **U6.7** CLN (154.50, 114.62) · **Q7.1/2/3** fuente (153.79, 120.58 / 121.85 / 123.12) · vía `/VEH5V` (151.0, 115.54) por donde llega la entrada · **C31** (149.46, 120.89).
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1. Borra la pista de 0.25 mm **RS1.2 → U6.7** ((149.45, 117.26)→(150.44, 117.26)→(153.08, 114.62)→(154.5, 114.62)) y la de 1.0 mm que sube de Q7 al pad de U6.7 ((153.78, 123.12)→(153.78, 115.44)→(154.34, 114.89)); la sustituye el polígono del paso 2.
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2. **Potencia:** une **RS1.2 con Q7.1, Q7.2 y Q7.3** con un polígono `/VIN_SW` en F.Cu (o pista de ≥ 1.5 mm), sin tocar el pad de U6.7.
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3. **Sensado CLN:** pista nueva de 0.25 mm desde **U6.7** que llegue al pad **RS1.2** por su lado interior. Que no comparta cobre con el polígono de potencia más que en el pad.
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4. **Entrada:** lleva `/VEH5V` de la vía (151.0, 115.54) a **RS1.1** directo, a ≥ 1.5 mm (son ≈ 2 mm). Que la corriente ya no dé la vuelta por C31: C31 se queda colgado de RS1.1 con un tramo corto.
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5. **Sensado VIN:** la pista de 0.25 mm de **U6.6** que hoy termina en la vía (151.0, 115.54) debe llegar al pad **RS1.1** por su lado interior.
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Cómo sé que quedó: resaltando `/VIN_SW` y `/VEH5V`, entre los pads de RS1 y los pines U6.6/U6.7 solo hay pistas delgadas que **no llevan** corriente a ningún otro lado. Claude lo mide en la re-auditoría (meta: < 1 mΩ de cobre compartido).
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### A3. `/BAT_PLUS` — lo que quedó en In2
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Sigue un tramo de **7.8 mm por In2** a 1.5 mm, (180.0, 108.8)→(180.0, 101.0), con una sola vía 0.8/0.3 en cada extremo ((180.12, 100.81) y (179.57, 109.63)). Pásalo a B.Cu (o F.Cu) a 1.5 mm; si algo lo cruza, mueve lo que cruza. Si de plano no cabe, mínimo 3 vías en cada extremo.
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### A4. `/MAIN5V` hacia P11
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Todo VSYS sube a **P11.1** por **una sola vía** en (153.19, 110.88) y 118 mm de B.Cu a 1.0 mm. Pon **3 vías** en ese cambio de capa y ensancha a **1.5 mm** donde quepa.
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### A5. `/3V3_MODEM` — ancho
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De **L7.2** (139.0, 97.6) a **J7.1** (174.2, 74.8) son 51 mm a 0.5 mm. Ensancha a **≥ 1.0 mm** (0.8 mm donde no quepa).
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### A6. `/SW3_NODE` — L7 junto a U7
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Hoy son 13 mm a 0.5–0.7 mm de **U7.8** (141.87, 115.89) a **L7.1** (139.0, 105.4). Acerca **L7** (U7 no se mueve) para que **L7.1 quede a ≤ 5 mm de U7.8**, con pista de ≥ 1.0 mm solo en F.Cu y sin vías. Después reajusta `/3V3_MODEM` (A5).
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### A7. Vías en el pad térmico de U7
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El EP de **U7** (AP64350, (139.97, 112.89)) no tiene ninguna vía. Pon **4 vías 0.3/0.6** a GND dentro del pad (2 × 2). Sin pasta encima de las vías (o pedirlas tapadas junto con las de U6).
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### A8. Dos vías de 0.1 mm
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En `/NTC`, (167.41, 57.91) y (168.46, 56.86), hay dos vías 0.3/0.1 mm: el barreno de 0.1 mm es menor al mínimo de JLC (0.15 mm). Cámbialas a **0.6/0.3** como las demás.
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### A9. `/VEH5V` de P2 a RS1
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Hay 9.9 mm a 0.5 mm en el camino de **P2.1** (114.6, 44.6) a **RS1.1**: ensancha a ≥ 1.0 mm, y pon 2 vías en cada cambio de capa (hoy hay vías sencillas en (161.70, 112.90) y (167.98, 109.38)).
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### A10. Cobre suelto (el DRC los marca)
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- Tramos `/SYS5V` en F.Cu en (156.60, 82.20) y (157.00, 81.80): borrar.
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- Tramo `/3V3_ETH` en In2 en (105.16, 47.89), junto a P10: borrar.
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- Vía `/BAT_PLUS` en (165.85, 55.25) — resto de la ruta vieja por In1: borrar.
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- Tramo `/BAT_PLUS` de 0.09 mm en B.Cu en (176.6, 70.6): borrar.
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- Vía `/NTC` en (161.02, 93.30): borrar si no conecta nada.
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### A11. Datos del proyecto (5 min)
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Ojo: el mensaje del commit `5a93232` dice «rev 5.6, stackup 0.5 oz», pero en el archivo siguen **Rev 3.0** y las internas en **0.035 mm**. Hay que guardarlo de nuevo:
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- **Archivo → Ajustes de página**, en el PCB **y** en el esquemático: Rev **5.6**, fecha de hoy.
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- **Archivo → Configuración de la placa → Capas físicas:** In1 e In2 a **0.0175 mm**; dieléctricos de JLC04161H-7628: 0.2104 / 1.065 / 0.2104 mm.
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- Esquemático: **JP1–JP6, TP1–TP7 y MOD1** → propiedades → marcar **«Excluir de la lista de materiales»**.
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### A12. Puertos (solo si Leo lo aprueba; lo dibuja Leo en el esquemático)
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Si Leo porta las correcciones de puertos de la v6, después de *Actualizar PCB* coloca:
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- **U32** (SOT-23-5, inversor) entre **U10 pin 1** (RTSA) y **U14 pines 2/3** (DE, /RE), pegado a U14.
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- **D39** (SM712, SOT-23) junto a **P15**, en las líneas A y B, con su GND corto.
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- **R147** (1 k, 0603) en serie entre **U15 pin 12** y la red que va a **U10 pin 24 / H4.3**, junto a U15.
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- **J10 pin 8 → GND**, y el LED de actividad invertido (pines 11 ↔ 12 de J10).
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- **U10 pines 2 y 16** (CTSA, CTSB) → GND.
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Cuenta ≈ 0.5 día extra.
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### A13. Cierre de V5.6
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1. **B** (rellenar zonas).
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2. DRC con «Rellenar zonas» y «Comprobar paridad con el esquemático»: **0 errores** (las únicas exclusiones: MH7/MH9/MH10 en MOD1), **0 sin conectar**, paridad solo con los PF*, **0 colgantes**. Los ~85 «huella no coincide con la librería» son ruido de librería; no los toques.
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3. Resalta `/BAT_PLUS`, `/MAIN5V`, `/SYS5V`, `/SW3_NODE`, `/VIN_SW` con F.Cu y B.Cu apagadas: **no debe quedar nada visible en In1 ni In2.**
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4. Commit y push:
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```bash
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git add hbox-watchdog-v5.kicad_pcb hbox-watchdog-v5.kicad_sch hbox-watchdog-v5.kicad_pro
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git commit -m "V5.6 pasada 3: choques con barrenos, sensado Kelvin de RS1, BAT_PLUS fuera de In2, vias MAIN5V/U7, 3V3_MODEM, L7, rev 5.6"
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git push
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```
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Avísale a Leo con el hash; Claude revisa pad a pad y genera Gerber/BOM/CPL.
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## Parte B — V5.7 (`hbox-watchdog-v57`)
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### B1. Lo que choca con los barrenos — BLOQUEANTE
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- **MH4 (185.2, 90.3)** — hoy la broca cortaría tres pistas. Todo lo de abajo va a **≥ 3.1 mm del centro**:
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- `/24V` en **B.Cu** a 1.0 mm, recta en x = 184.0 de (184.0, 121.81) a (184.0, 70.72): en ese tramo desvíala a x ≤ 181.6 o x ≥ 188.8.
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- `/I2C_SCL` en **In1**, recta en x = 185.0 de (185.0, 94.4) a (185.0, 88.05), y su tramo F.Cu (185.05, 88.0)→(185.05, 86.05) con la **vía (185.05, 88.0)**, que hoy quedan dentro de la abertura de máscara de 6 mm (cobre expuesto bajo la rondana).
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- `/RGBB_K` en **In1**, recta en x = 186.0 de (186.0, 86.8) a (186.0, 94.32).
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- `/I2C_SDA` en In1 en x = 187.22, hoy a 0.2 mm del borde.
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- **MH11 (170.39, 83.8):** lo mismo que A1 (R107, `/MODEM_RST_MCU`, `/MODEM_RST`), y además `/RGBG_K` en **In2** (169.6, 82.4)→(169.6, 103.18), que pasa por el barreno: desvíala a ≥ 2.6 mm del centro.
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- **MH10:** igual que A1 (`/CHRG_STAT` en In2).
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- Exclusiones de MH7/MH9/MH10 en MOD1: igual que A1.
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### B2. Lo que la pasada 2 de V5.6 corrigió y aquí falta — BLOQUEANTE
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| Red | Hoy en V5.7 | Corrección |
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| `/BAT_PLUS` P4.1 (152.0, 44.8) → L6.2 (177.55, 109.63), U6.23, C35.1 | **19.2 mm por In1 a 0.5 mm**: (152.0, 45.0)→(157.0, 50.0)→(162.4, 50.0)→(165.8, 53.5)→(165.8, 55.2); luego 47 mm de B.Cu a 1.0 mm; luego **15.5 mm por In2** (179.9, 94.0)→(179.9, 109.5); 3 vías sencillas | Sal de P4.1 en **B.Cu a 1.5 mm (2.0 si cabe)** hasta L6.2, U6.23 y C35.1, todo en capas externas; borra los tramos de In1 e In2; 2–3 vías por cambio de capa |
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| `/MAIN5V` U6.1/24 → P11.1 (114.35, 44.6), JP6.1, Q7.5–8, C32–C34 | 15.1 mm por **In1** a 1.0 mm (153.2, 110.9)→(160.8, 110.9)→(166.1, 116.2) y un cuello de 0.3 mm en la salida de U6 | Como en V5.6: salida de U6.1/24 sin cuello, F.Cu/B.Cu a ≥ 1.5 mm, borra el tramo de In1, 3 vías por cambio |
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| `/SYS5V` P11.2 / K1.2 / JP6.2 → U7.2, C119–C121, U12.2 | 10.9 mm por **In2** a 0.5 mm bajo K1 ((156.4, 64.3)→…→(158.6, 58.0)) + 31 mm de F.Cu a 0.5 mm | Ruta externa a 1.0–1.5 mm; borra el tramo de In2 |
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| `/SW3_NODE` U7.8 → L7.1 (133.72, 102.2) | 12.9 mm por **In1** a 0.5 mm, (136.0, 105.0)→(142.7, 111.7)→(142.7, 115.1) | Como A6: L7 junto a U7, solo F.Cu, ≥ 1.0 mm, ≤ 5 mm |
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| `/ACC_INT1` U26.5 → U16.62 | 10.3 mm por In1 bajo U16 | A B.Cu |
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| C128 (89.6, 41.8) | pad a 0.75 mm del borde | ≥ 1 mm del borde (JLC) |
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| Serigrafía | «Rig1» sobre un pad; 3 textos encimados | mover los textos |
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| Vía `/3V3` suelta | (188.2, 52.2) | borrar |
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### B3. Fuente U25 — BLOQUEANTE
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Piezas: **U25** (189.19, 68.6, girado −90°): pin 2 VIN (186.19, 67.97), pin 5 FB (192.19, 70.51), pin 7 GND (192.19, 67.97), pin 8 SW (192.19, 66.7), EP (189.19, 68.6) · **D34** (188.4, 61.0): pin 1 SW (191.8, 61.0), pin 2 GND (185.0, 61.0) · **L22** (186.41, 51.0): pin 1 SW (191.8, 51.0), pin 2 VEH5V (181.02, 51.0) · **C149/C150** (181.2, 63.8 / 67.8) · **C153/C154** (176.2, 49.4 / 52.6) · **R121** (177.0, 55.6) · **R122** (194.78, 70.4).
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||
1. **EP de U25:** **6 vías 0.3/0.6** a GND dentro del pad (3 × 2), y une la isla de GND del EP con el vaciado de GND de F.Cu por los cuatro lados. U25.7 unido al EP en F.Cu.
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2. **Divisor de FB:** mueve **R121** junto a **R122** y **U25.5**. El nodo `/FB_PWRIN` (R121.2 – R122.1 – U25.5) debe medir **≤ 5 mm** y quedar lejos del cobre de SW. Lo que sí puede ser largo es la línea de sensado `/VEH5V` hacia **R121.1**: 0.3 mm desde **C153.1 / C154.1**, sin pasar junto a SW ni L22.
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3. **Lazo de entrada:** el GND de **C149/C150** (hoy en x = 179.72) debe quedar junto al GND de **D34.2** y del EP, con 2 vías propias por capacitor. Si conviene, gíralos 180° para que su GND mire hacia U25/D34. Meta: lazo C149/C150 → U25.2 → U25.8 → D34 → C149/C150 de **< 30 mm²** (hoy ≈ 80).
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4. **Nodo SW:** acerca **L22.1** a **D34.1** (hoy hay 10 mm entre ellos; meta ≤ 5 mm, por ejemplo girando L22 90°). Nodo SW solo en F.Cu, sin vías.
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5. **GND junto a D34.2:** ≥ 4 vías (hoy 1).
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6. **`/VEH5V` L22.2 → RS1.1:** hoy 51 mΩ con 4 vías sencillas ((170.80, 57.80), (165.40, 62.20), (164.17, 75.20), (151.00, 115.54)). A **1.5–2.0 mm** en F.Cu/B.Cu, 2–3 vías por cambio de capa.
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### B4. Lo mismo que en la V5.6, mismas coordenadas
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- **A2** sensado de RS1 (RS1, U6, Q7 y C31 están en el mismo lugar; aquí la entrada llega de L22, pero también por la vía (151.0, 115.54)).
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- **A5** `/3V3_MODEM` (aquí 54 mm a 0.5 mm, de L7.2 (141.52, 102.2) a J7.1).
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- **A7** vías en el EP de U7 · **A8** vías de 0.1 mm en `/NTC` · **A11** stackup (el cajetín de V5.7 ya dice Rev 5.7) y BOM.
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- **A12** puertos, si Leo los aprueba. Si además aprueba **D10 → SMBJ33CA**, es la misma huella SMB: no hay que mover nada.
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### B5. Cierre de V5.7
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Igual que A13, y además resalta `/24V`, `/SW_PWRIN`, `/VEH5V` y `/FB_PWRIN`: nada en In1/In2 (`/24V` en In2 a 1.0 mm se acepta si hiciera falta).
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```bash
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git add hbox-watchdog-v57.kicad_pcb hbox-watchdog-v57.kicad_sch hbox-watchdog-v57.kicad_pro
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git commit -m "V5.7 pasada 3: barrenos, pasada 2 replicada (BAT_PLUS/MAIN5V/SYS5V/SW3 externos), fuente U25 (EP, FB, lazo de entrada), sensado Kelvin de RS1"
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git push
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Después: re-auditoría pad a pad, Gerber/BOM/CPL y **5 prototipos** (validación de la ECO §6) antes de las 327.
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## Lo que NO hay que hacer
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- No mover ni borrar los MH; no quitarles «No en el esquemático».
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- No mover U6, U16, U26, MOD1, J7/J8, P1–P11 ni la fila de conectores.
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- No cambiar la pasta del EP de U6 (6 ventanas, 50 %, intencional).
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- No poner piezas en la cara inferior.
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- No cambiar valores ni huellas sin que Leo lo pida (A12).
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- No editar la V5.7 hasta que la V5.6 esté en el servidor.
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